무선 통신용 멀티-모드 및 멀티-대역 송신기(MULTI-MODE AND MULTI-BAND TRANSMITTERS FOR WIRELESS COMMUNICATION)

(19) 대한민국특허청(KR)
(12) 공개특허공보(A)
(11) 공개번호 10-2010-0050564
(43) 공개일자 2010년05월13일
(51) Int. Cl.

H04L 27/26 (2006.01) H04B 1/04 (2006.01)
(21) 출원번호 10-2010-7006949
(22) 출원일자(국제출원일자) 2008년09월19일
심사청구일자 2010년03월30일
(85) 번역문제출일자 2010년03월30일
(86) 국제출원번호 PCT/US2008/077121
(87) 국제공개번호 WO 2009/039444
국제공개일자 2009년03월26일
(30) 우선권주장
11/857,929 2007년09월19일 미국(US)
(71) 출원인
퀄컴 인코포레이티드
미국 92121-1714 캘리포니아주 샌 디에고 모어하
우스 드라이브 5775
(72) 발명자
씨 포이 호 앤드류
미국 92121-1714 캘리포니아주 샌디에고 모어하우
스 드라이브 5775
사호타 거칸월 싱
미국 92121-1714 캘리포니아주 샌디에고 모어하우
스 드라이브 5775
(뒷면에 계속)
(74) 대리인
특허법인코리아나
전체 청구항 수 : 총 25 항
(54) 무선 통신용 멀티-모드 및 멀티-대역 송신기
(57) 요 약
다중 변조 모드 및/또는 다중 주파수 대역을 지원하는 송신기가 설명되어 있다. 송신기는 상이한 변조 방식
및 시스템을 지원할 수도 있는, 큰 신호 극 변조, 작은 신호 극 변조, 및/또는 직교 변조를 수행할 수도 있다.
회로 블록들은 비용 및 전력을 감소시키기 위해 상이한 변조 모드에 의해 공유될 수도 있다. 예를 들어,
단일 변조기 (160) 및 단일 전력 증폭기 (170) 가 작은 신호 극 변조 및 직교 변조를 위해 사용될 수도 있다.
송신기는 성능을 개선시키고, 전력 증폭기가 다중 주파수 대역을 지원할 수 있게 하고, 전력 증폭기가 더 높은
출력 전력 레벨에서 동작할 수 있게 하기 위해 사전-왜곡 (124, 142) 을 적용할 수도 있다. 전력 증폭기의
비선형성으로 인한 엔벨로프 및 위상 왜곡은 상이한 입력 레벨 및 상이한 대역에 대해 특징화될 수도 있으며 송
신기에서 저장될 수도 있다. 그 후, 엔벨로프 및 위상 신호는 전력 증폭기의 비선형을 보상하기 위해 저장된
특징화에 기초하여 사전-왜곡될 수도 있다.
공개특허 10-2010-0050564
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대 표 도
(72) 발명자
선 보
미국 92121-1714 캘리포니아주 샌디에고 모어하우
스 드라이브 5775
발렌타인 게리 존
미국 92121-1714 캘리포니아주 샌디에고 모어하우
스 드라이브 5775
팬튼 윌리암 로날드
미국 92121-1714 캘리포니아주 샌디에고 모어하우
스 드라이브 5775
최 재 용
미국 92121-1714 캘리포니아주 샌디에고 모어하우
스 드라이브 5775
공개특허 10-2010-0050564
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특허청구의 범위
청구항 1
직교 변조 (quadrature modulation) 가 선택될 때 동위상 (I) 및 직교 (Q) 데이터 신호들에 기초하여 직교 변조
를 수행하고, 극 변조 (polar modulation) 가 선택될 때 상기 I 및 Q 데이터 신호들에 기초하여 극 변조를 수행
하며, 진폭 및 위상 변조로 변조된 신호를 생성하도록 구성된 송신기를 포함하며,
상기 송신기는 직교 변조 및 극 변조 양자에 대해 사용된 적어도 하나의 회로 블록을 포함하는, 장치.
청구항 2
제 1 항에 있어서,
상기 송신기는,
직교 변조 및 극 변조 양자에 대해 상기 변조된 신호에 대한 증폭을 제공하도록 구성된 전력 증폭기 (PA) 를 포
함하는, 장치.
청구항 3
제 1 항에 있어서,
상기 송신기는,
상기 I 및 Q 데이터 신호들을 직교로부터 극으로 변환하며, 엔벨로프 신호 및 위상 신호를 제공하도록 구성된
컨버터를 포함하며,
상기 송신기는, 극 변조가 선택될 때 상기 엔벨로프 신호 및 위상 신호에 기초하여 극 변조를 수행하도록 구성
되는, 장치.
청구항 4
제 2 항에 있어서,
상기 전력 증폭기는 선형 전력 증폭기인, 장치.
청구항 5
제 2 항에 있어서,
상기 송신기 및 상기 전력 증폭기는, 다중 주파수 대역에서 동작가능한, 장치.
청구항 6
직교 변조가 선택될 때 동위상 (I) 및 직교 (Q) 데이터 신호들에 기초하여 직교 변조를 수행하는 단계;
극 변조가 선택될 때 상기 I 및 Q 데이터 신호들에 기초하여 극 변조를 수행하는 단계;
직교 변조 및 극 변조 양자에 대해 진폭 및 위상 변조로 변조된 신호를 생성하는 단계; 및
직교 변조 및 극 변조 양자에 대해 단일 전력 증폭기로 상기 변조된 신호를 증폭하는 단계를 포함하는, 방법.
청구항 7
동위상 (I) 및 직교 (Q) 로컬 오실레이터 (LO) 신호들을 제공하도록 구성된 오실레이터; 및
직교 변조가 선택될 때 I 및 Q 변조 신호들로 상기 I 및 Q LO 신호들에 대해 직교 변조를 수행하며, 극 변조가
선택될 때 엔벨로프 신호로 상기 I 및 Q LO 신호들에 대해 진폭 변조를 수행하도록 구성된 변조기를 포함하는,
장치.
청구항 8
공개특허 10-2010-0050564
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제 7 항에 있어서,
상기 오실레이터는, 직교 변조가 선택될 때 위상 변조없이 상기 I 및 Q LO 신호들을 제공하며, 극 변조가 선택
될 때 위상 변조를 갖는 상기 I 및 Q LO 신호들 중 적어도 하나를 제공하도록 구성되는, 장치.
청구항 9
제 7 항에 있어서,
상기 변조기는,
직교 변조가 선택될 때 상기 I 변조 신호로 상기 I LO 신호를 변조하도록 구성된 제 1 믹서,
직교 변조가 선택될 때 상기 Q 변조 신호로 상기 Q LO 신호를 변조하도록 구성된 제 2 믹서, 및
직교 변조가 선택될 때 상기 제 1 믹서와 상기 제 2 믹서의 출력들을 합산하며, 변조된 신호를 제공하도록 구성
된 합산기를 포함하는, 장치.
청구항 10
제 9 항에 있어서,
상기 제 1 믹서와 상기 제 2 믹서 중 적어도 하나는, 극 변조가 선택될 때 상기 엔벨로프 신호로 상기 I 및 Q
LO 신호들 중 적어도 하나를 변조하도록 구성되는, 장치.
청구항 11
제 7 항에 있어서,
상기 변조기로부터의 변조된 신호를 증폭하도록 구성된 전력 증폭기 (PA) 를 더 포함하는, 장치.
청구항 12
다중 송신기 세팅들에 대한 증폭을 제공하도록 구성된 전력 증폭기로서, 각 송신기 세팅은 상이한 주파수 대역
또는 상이한 무선 기술에 대응하는, 상기 전력 증폭기; 및
상기 다중 송신기 세팅들 각각에 대한 상기 전력 증폭기의 비선형성을 보상하기 위해 사전-왜곡 (pre-
distortion) 을 수행하도록 구성된 사전-왜곡 유닛을 포함하는, 장치.
청구항 13
제 12 항에 있어서,
상기 사전-왜곡 유닛은, 엔벨로프 및 위상 신호들에 대한 사전-왜곡을 수행하며, 각 송신기 세팅에 대한 사전-
왜곡된 엔벨로프 및 위상 신호들을 제공하도록 구성되며,
상기 전력 증폭기는, 상기 사전-왜곡된 엔벨로프 및 위상 신호들에 기초하여 생성되는 변조된 신호에 대한 증폭
을 제공하도록 구성되는, 장치.
청구항 14
제 12 항에 있어서,
상기 사전-왜곡 유닛은,
입력 엔벨로프 신호를 수신하며, 사전-왜곡된 엔벨로프 신호를 제공하도록 구성된 엔벨로프 왜곡 유닛을 포함하
는, 장치.
청구항 15
제 14 항에 있어서,
상기 사전-왜곡 유닛은,
엔벨로프 신호를 이득으로 스케일링하며, 상기 입력 엔벨로프 신호를 상기 엔벨로프 왜곡 유닛으로 제공하도록
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구성된 승산기를 더 포함하며,
상기 이득은, 상기 엔벨로프 왜곡 유닛에 제공된 신호 레벨이 상기 전력 증폭기에 제공된 신호 레벨과 정합하도
록 선택되는, 장치.
청구항 16
제 14 항에 있어서,
상기 사전-왜곡 유닛은,
상기 사전-왜곡된 엔벨로프 신호를 수신하며, 위상 정정 신호를 제공하도록 구성된 위상 왜곡 유닛, 및
사전-왜곡된 위상 신호를 획득하기 위해 상기 위상 정정 신호와 위상 신호를 합산하도록 구성된 합산기를 더 포
함하는, 장치.
청구항 17
제 12 항에 있어서,
동위상 (I) 및 직교 (Q) 데이터 신호들을 직교로부터 극으로 변환하며, 엔벨로프 신호 및 위상 신호를 제공하도
록 구성된 컨버터로서, 상기 사전-왜곡 유닛은 상기 엔벨로프 신호 및 상기 위상 신호에 대한 사전-왜곡을 수행
하며 사전-왜곡된 엔벨로프 및 위상 신호들을 제공하도록 구성되는, 상기 컨버터, 및
상기 사전-왜곡된 엔벨로프 및 위상 신호들을 사전-왜곡된 I 및 Q 신호들로 변환하도록 구성된 로테이터를 더
포함하는, 장치.
청구항 18
제 12 항에 있어서,
상기 사전-왜곡 유닛은,
상기 다중 송신기 세팅들 각각에 대한 사전-왜곡된 엔벨로프 값들을 저장하도록 구성된 제 1 룩업 테이블을 포
함하는, 장치.
청구항 19
제 18 항에 있어서,
상기 사전-왜곡 유닛은,
상기 다중 송신기 세팅들 각각에 대한 위상 정정값들을 저장하도록 구성된 제 2 룩업 테이블을 더 포함하는, 장
치.
청구항 20
제 12 항에 있어서,
상기 사전-왜곡 유닛은,
상기 다중 송신기 세팅들 각각에 대한 정정 함수의 구분적 선형 근사에 대한 값들의 세트를 저장하도록 구성된
룩업 테이블을 포함하는, 장치.
청구항 21
제 20 항에 있어서,
상기 사전-왜곡 유닛은, 각 송신기 세팅에 대한 상기 정정 함수의 상기 구분적 선형 근사에 대한 선형 보간을
수행하도록 구성되는, 장치.
청구항 22
극 변조가 선택될 때 위상 변조된 신호를 생성하며, 직교 변조가 선택될 때 직교 변조된 신호를 생성하도록 구
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성된 송신기를 포함하며,
상기 송신기는,
직교 변조가 선택될 때 상기 직교 변조된 신호에 대한 증폭을 제공하도록 구성된 선형 전력 증폭기, 및
극 변조가 선택될 때 상기 위상 변조된 신호에 대한 증폭 및 진폭 변조를 제공하도록 구성된 비선형 전력 증폭
기를 포함하는, 장치.
청구항 23
제 22 항에 있어서,
상기 송신기는,
극 변조가 선택될 때 상기 위상 변조된 신호를 제공하며, 직교 변조가 선택될 때 동위상 (I) 및 직교 (Q) 로컬
오실레이터 (LO) 신호들을 제공하도록 구성된 오실레이터를 더 포함하는, 장치.
청구항 24
제 22 항에 있어서,
상기 송신기는,
직교 변조가 선택될 때 I 및 Q 변조 신호들로 동위상 (I) 및 직교 (Q) 로컬 오실레이터 (LO) 신호들에 대한 직
교 변조를 수행하며, 상기 직교 변조된 신호를 제공하도록 구성된 변조기를 더 포함하는, 장치.
청구항 25
제 22 항에 있어서,
상기 송신기는, 큰 진폭 극 변조 (large amplitude polar modulation) 가 선택될 때 상기 위상 변조된 신호를
생성하며, 작은 진폭 극 변조 (small amplitude polar modulation) 가 선택될 때 위상 및 진폭 변조된 신호를
생성하도록 구성되고,
상기 선형 전력 증폭기는, 작은 진폭 극 변조가 선택될 때 상기 위상 및 진폭 변조된 신호에 대한 증폭을 제공
하도록 구성되며,
상기 비선형 전력 증폭기는, 큰 진폭 극 변조가 선택될 때 상기 위상 변조된 신호에 대한 증폭 및 진폭 변조를
제공하도록 구성되는, 장치.
명 세 서
기 술 분 야
본 개시물은 일반적으로, 전자 회로에 관한 것으로, 더욱 구체적으로는 무선 통신용 송신기에 관한 것이다.[0001]
배 경 기 술
무선 디바이스는 다중 무선 통신 시스템과의 통신을 지원할 수도 있다. 이들 시스템은, 가우시안 최소 시프[0002]
트 키잉 (GMSK), 8 위상 시프트 키잉 (8-PSK), 직교 위상 시프트 키잉 (QPSK), 직교 진폭 변조 (QAM) 등과 같
은 상이한 변조 방식을 활용할 수도 있다. 이들 시스템은 또한, 상이한 칩 레이트를 가질 수도 있고/있거나
상이한 주파수 대역에서 동작할 수도 있다.
무선 디바이스내의 송신기는, 다중 변조 방식, 다중 칩 레이트, 및/또는 다중 주파수 대역을 지원하도록 설계될[0003]
수도 있다. 소정의 시스템으로 데이터를 송신하기 위해, 송신기는 먼저 데이터를 디지털적으로 프로세싱하
여 심볼을 생성할 수도 있다. 그 후, 송신기는, 그 심볼을 아날로그 신호를 변환하고, 그 아날로그 신호를
필터링 및 증폭하며, 증폭된 아날로그 신호로 로컬 오실레이터 (LO) 신호를 변조하여 변조된 신호를 생성할 수
도 있다. 송신기는 또한, 변조된 신호를 필터링 및 전력 증폭하여 무선 주파수 (RF) 출력 신호를 생성할 수
도 있고, 이 RF 출력 신호는 그 후 무선 채널을 통해 송신될 수도 있다.
송신기는 소정의 주파수 대역상에서 소정의 변조 방식에 대한 RF 출력 신호를 생성하기 위해 필터, 증폭기, 믹[0004]
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서 등과 같은 다양한 회로 블록을 사용할 수도 있다. 이들 회로 블록은 변조 방식과 주파수 대역에 대한 양
호한 성능을 달성하도록 설계될 수도 있다. 다중 시스템 및/또는 다중 주파수 대역을 지원하기 위해, 회로
블록은 무선 디바이스에 의해 지원된 변조 방식과 주파수 대역의 각 조합에 대해 반복될 수도 있다. 회로
블록의 이러한 반복은 무선 디바이스에 대한 비용 및 전력 소모를 증가시킬 수도 있다.
발명의 내용
해결하려는 과제
따라서, 상이한 변조 방식 및/또는 주파수 대역을 효율적으로 지원할 수 있는 송신기에 대한 필요성이 관련 기[0005]
술 분야에 존재한다.
과제의 해결 수단
다중 변조 모드 및/또는 다중 주파수 대역을 지원하는 송신기가 여기에 설명된다. 일 설계에서, 송신기는[0006]
큰 신호 극 변조 (large signal polar modulation), 작은 신호 극 변조 (small signal polar modulation), 직
교 변조, 또는 이들의 조합을 지원할 수도 있다. 이들 상이한 변조 모드는 상이한 특징을 가지며, 상이한
변조 방식, 상이한 시스템 등에 사용될 수도 있다. 다양한 회로 블록이 비용 및 전력을 감소시키기 위해 상
이한 변조 모드에 의해 공유될 수도 있다. 예를 들어, 단일 변조기 및 단일 전력 증폭기가 작은 신호 극 변
조와 직교 변조 양자를 위해 사용될 수도 있다. 이하, 송신기를 매우 상세히 설명한다.
다른 설계에서, 송신기는 성능을 개선시키고, 전력 증폭기가 다중 주파수 대역에 사용될 수 있게 하고, 전력 증[0007]
폭기가 더 높은 출력 전력 레벨에서 동작할 수 있게 하기 위해 사전-왜곡 (pre-distortion) 을 선택적으로 적용
할 수도 있다. 전력 증폭기의 비선형성으로 인한 엔벨로프 및 위상 왜곡은 상이한 입력 레벨 및 상이한 주
파수 대역에 대해 특징화될 수도 있으며 송신기에서 저장될 수도 있다. 그 후, 엔벨로프 및 위상 신호는 전
력 증폭기의 비선형성을 보상하기 위해 전력 증폭기의 저장된 특징에 기초하여 사전-왜곡될 수도 있다.
이하, 본 개시물의 다양한 양태들 및 특징들을 더욱 상세히 설명한다.[0008]
도면의 간단한 설명
도 1 은, 큰 신호 극 변조를 지원하는 송신기를 도시한다.[0009]
도 2 는, 작은 신호 극 변호를 지원하는 송신기를 도시한다.
도 3 은, 직교 변조를 지원하는 송신기를 도시한다.
도 4 는, 각각 사전-왜곡을 갖거나 갖지 않는, 작은 신호 극 변조 및 직교 변조를 지원하는 송신기를 도시한다.
도 5 는, 각각 사전-왜곡을 갖거나 갖지 않는, 큰 신호 극 변조, 작은 신호 극 변조, 및 직교 변조를 지원하는
송신기를 도시한다.
도 6a 는, 전력 증폭기에 대한 이득 함수를 도시한다.
도 6b 는, 전력 증폭기에 대한 위상 에러 함수를 도시한다.
도 6c 는, 정정 함수의 구분적 선형 근사값을 도시한다.
도 7 은, 엔벨로프 왜곡 유닛의 블록도를 도시한다.
도 8 은, 위상 락 루프 (PLL) 의 블록도를 도시한다.
발명을 실시하기 위한 구체적인 내용
여기에 설명된 송신기는, 이동 통신 시스템용 글로벌 시스템 (GSM) 시스템, 코드 분할 다중 액세스 (CDMA) 시스[0010]
템, 시간 분할 다중 액세스 (TDMA) 시스템, 주파수 분할 다중 액세스 (FDMA) 시스템, 직교 FDMA (OFDMA)
시스템, 단일-캐리어 FDMA (SC-FDMA) 시스템 등과 같은 다양한 무선 통신 시스템에 사용될 수도 있다. 이들
시스템은 다양한 무선 기술을 구현할 수도 있다. 용어 "무선 기술", "무선 액세스 기술", "공중
인터페이스", 및 "통신 프로토콜" 은 동의어이며 상호교환가능하게 사용된다. GSM 시스템은 분리 방식 보다
는 오히려 연속 방식에서 데이터로 LO 신호의 위상을 변조하는 아날로그 변조 방식인 GMSK 를 활용할 수도
있다. Enhanced Data for GSM Evolution (GSM/EDGE) 를 구현하는 GSM 시스템은 8-PSK 를 활용할 수도
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있다. CDMA 시스템은 광역 CDMA (W-CDMA) 또는 cdma2000 과 같은 무선 기술을 구현할 수도 있으며, QPSK,
QAM 등을 활용할 수도 있다. 8-PSK, QPSK 및 QAM 은 신호 콘스텔레이션에서의 포인트에 대한 특정한 복소값
에 데이터를 맵핑하는 디지털 변조 방식이다. OFDMA 시스템은 직교 주파수 분할 멀티플렉싱 (OFDM) 을 활용
할 수도 있으며, SC-FDMA 시스템은 단일-캐리어 주파수 분할 멀티플렉싱 (SC-FDM) 을 활용할 수도 있다.
명확화를 위해, 송신기의 여러 설계를 이하 설명한다. 표 1 은 3개의 송신기 구성, 각 송신기 구성에 대한[0011]
변조 모드 또는 타입, 및 각 변조 모드 (또는 간단히 모드) 에 대해 사용된 전력 증폭기 (PA) 의 타입을 리스트
한다. 표 1 은 또한, 일 설계에 따라 각 모드에 의해 지원될 수도 있는 일부 변조 방식 및 일부 시스템/무
선 기술을 리스트한다. 일반적으로, 송신기는 임의의 수의 모드 및 모드의 임의의 조합을 지원할 수도
있다. 예를 들어, 송신기는 표 1 에서의 모드 1 및 2 만, 또는 모드 2 및 3 만, 또는 3개의 모드 모두를 지
원할 수도 있다. 송신기는 또한, 표 1 에 리스트되지 않은 다른 모드를 지원할 수도 있다. 또한, 송신
기는 송신기에 의해 지원된 각 모드에 대한 임의의 시스템/무선 기술 및 임의의 변조 방식을 지원할 수도 있다.
상이한 시스템/무선 기술은 상이한 대역폭 또는 칩 레이트를 가질 수도 있다. 특정한 하드웨어 제한은,
어느 시스템이 각 모드에 의해 지원될 수 있는지를 제한할 수도 있다.
표 1[0012]
[0013]
여기에 사용되는 바와 같이, 선형 PA 는 관심의 하나 이상의 진폭 범위에 걸쳐 입력 신호 진폭에 비례하는 출력[0014]
신호 진폭을 갖는 PA 이다. 선형 PA 는 입력 신호에 진폭 정보의 보존을 시도할 수도 있다. 비선형 PA
는 상기 정의된 바와 같이, 선형 PA 가 아닌 임의의 PA 이다. 비선형 PA 는 입력 신호가 근사적으로 일정한
진폭을 갖는 것을 기대할 수도 있다.
일반적으로, 하나 이상의 LO 신호는 직교 변조, 극 변조, 또는 어떤 다른 타입의 변조에 기초하여 데이터로 변[0015]
조될 수도 있다. 직교 변조를 위해, 동위상 (I) 및 직교 (Q) LO 신호는,
[수학식 1][0016]
[0017]
과 같이, 변조된 신호를 획득하기 위해 I 및 Q 신호로 변조될 수도 있으며 결합될 수도 있고,[0018]
여기서,[0019]
는 I 변조 신호이고 는 Q 변조 신호이고,[0020]
는 I LO 신호이고 는 Q LO 신호이고,[0021]
는 변조된 신호이며,[0022]
는 (라디안/초에서의) LO 신호의 주파수이고, t 는 시간이다.[0023]
I 및 Q LO 신호는 90°위상차이다. 또한, 변조된 성분 ( 및 ) 은 직[0024]
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교이며, 결합될 때, 진폭 및 위상 모두가 변조되는 변조된 신호 를 발생시킨다.
극 변조를 위해, 변조된 신호 는,[0025]
[수학식 2][0026]
[0027]
와 같이 진폭 및 위상 변조를 명백하게 나타내기 위한 형태로 표현될 수도 있으며,[0028]
여기서,[0029]
[수학식 3][0030]
이며,[0031]
[수학식 4][0032]
이다.[0033]
수학식 (2) 내지 (4) 에 나타낸 바와 같이, 극 변조를 위해, I 및 Q 변조 신호 ( 및 ) 는 엔벨[0034]
로프 신호 (E(t)) 및 위상 신호 ( ) 로 변환될 수도 있다. 위상 신호는 예를 들어, LO 신호를 생성하기
위해 사용된 전압 제어 오실레이터 (VCO) 의 위상을 조정함으로써 LO 신호 ( ) 의 위상을 변조하기 위
해 사용될 수도 있다. 엔벨로프 신호는 LO 신호의 진폭을 변조하기 위해 사용될 수도 있다.
작은 신호 극 변조를 위해, 진폭 변조가, 변조된 신호를 획득하기 위해 PA 이전에 엔벨로프 신호로 수행될 수도[0035]
있다. 그 후, 선형 PA 가 변조된 신호를 증폭하고 진폭 변조를 보존하기 위해 사용될 수도 있다. 큰 신
호 극 변조를 위해, 진폭 변조가 엔벨로프 신호로 PA 의 이득을 변화시킴으로써 수행될 수도 있다. 더 높은
전력 효율을 갖는 비선형 PA 가 큰 신호 극 변조를 위해 사용될 수도 있다. 작은 신호 및 큰 신호 극 변조
모두를 위해, PA 에 의해 생성된 왜곡은 후술하는 바와 같이, 엔벨로프 및 위상 신호를 사전-왜곡함으로써 보상
될 수도 있다.
도 1 은 표 1 에서의 큰 신호 극 변조, 또는 모드 1 을 지원하는 송신기 (100) 의 설계의 블록도를 도시한다.[0036]
디지털 신호 프로세서 (DSP; 114) 는 송신될 데이터를 프로세싱 (예를 들어, 인코딩 및 인터리빙) 하고, 코
딩된 데이터를 제공한다. 파형 (WF) 맵퍼 (116) 가, GMSK, 8-PSK, QPSK, QAM, 또는 어떤 다른 변조 방식에
기초하여, 코딩된 데이터를 복소값 심볼에 매핑한다. 파형 맵퍼 (116) 는 CDMA, OFDM SC-FDM 등에 대한 다른
프로세싱 (예를 들어, 확산, 스크램블링, 멀티-캐리어 변조, 단일-캐리어 변조 등) 을 더 수행할 수도 있다.
파형 맵퍼 (116) 는 I 데이터 신호 ( ) 상의 각 복소값 심볼의 실수부를 제공하며, Q 데이터 신호 ( )
상의 각 복소값 심볼의 허수부를 제공한다. 직교-극 컨버터 (118) 는 I 및 Q 데이터 신호를 수신하고, 이들
데이터 스트림에서의 복소값 심볼을 데카르트 좌표로부터 극좌표로 변환하며, 엔벨로프 신호 ( ) 및 위상 신
호 ( ) 를 제공한다. 컨버터 (118) 는 심볼의 크기 및 위상을 획득하기 위해 각 복소값 심볼에 대해 수학
식 (3) 과 (4) 를 구현할 수도 있다.
엔벨로프 경로에서, 사전-왜곡 유닛 (120) 내의 승산기 (122) 는 엔벨로프 신호를 이득 ( ) 과 승산하며, 스[0037]
케일된 엔벨로프 신호를 제공한다. 엔벨로프 왜곡 유닛 (124) 은 비선형 PA (140) 의 비선형성을 보상하기
위해 스케일된 엔벨로프 신호를 왜곡하며, 사전-왜곡된 엔벨로프 신호 ( ) 를 제공한다. 승산기 (130)
는 사전-왜곡된 엔벨로프 신호를 이득 ( ) 과 승산하며, 증폭된 엔벨로프 신호를 제공한다. 승산기 (122
및 130) 는 소망하는 출력 전력 레벨을 획득하기 위해 전력 제어에 사용될 수도 있다. 지연 유닛 (132) 은
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필요한 경우에, 엔벨로프 신호와 위상 신호를 시간-정렬하기 위해 지연의 프로그램가능한 양을 제공한다.
필터 (134) 는 저역통과, 대역통과, 또는 고역통과 필터 응답으로 지연된 엔벨로프 신호를 필터링할 수도 있다.
직류 (DC) 오프셋 소거 유닛 (136) 은 필터링된 엔벨로프 신호에서 DC 오프셋을 제거하며, 디지털 엔벨로프
신호를 제공한다. 디지털-아날로그 컨버터 (DAC; 138) 는 디지털 엔벨로프 신호를 아날로그로 변환하며, 출
력 엔벨로프 신호 ( ) 를 제공한다. 비선형 PA (140) 의 이득은 진폭 변조를 달성하기 위해 출력 엔벨
로프 신호에 의해 변화된다.
위상 경로에서, 위상 왜곡 유닛 (142) 은 유닛 (124) 으로부터 사전-왜곡된 엔벨로프 신호를 수신하며, PA[0038]
(140) 의 비선형성으로 인한 위상 에러를 보상하기 위해 위상 정정 신호를 제공한다. (원래의 엔벨로프에
대응하는) PA 입력 전력 대 위상 보다는 (사전-왜곡된 엔벨로프에 대응하는) PA 출력 전력 대 위상 왜곡을 특징
화하는 것이 더 용이하기 때문에, (원래의 엔벨로프 대신에) 사전-왜곡된 엔벨로프가 위상 왜곡을 위해 사용될
수도 있다. 합산기 (144) 는 컨버터 (118) 로부터의 위상 신호를 위상 정정 신호와 합산하며, 사전-왜곡된
위상 신호 ( ) 를 제공한다. 지연 유닛 (150) 은 필요한 경우에, 엔벨로프 신호와 위상 신호를 시간-정
렬하기 위해 지연의 프로그램가능한 양을 제공한다. 필터 (152) 는 저역통과, 대역통과, 또는 고역통과 필
터 응답으로 지연된 위상 신호를 필터링할 수도 있다. 위상 락 루프 (PLL; 154) 는 필터링된 위상 신호를
수신하며, VCO (156) 에 대한 제어 신호를 제공한다. VCO (156) 는 PLL (154) 로부터의 제어 신호에 의해
변화되는 위상을 갖는 위상 변조된 LO 신호를 생성한다.
드라이버 증폭기 (Amp; 168) 가 VCO (156) 로부터의 위상 변조된 LO 신호를 증폭하며, 위상 변조된 신호를 제공[0039]
한다. PA (140) 는 출력 엔벨로프 신호에 기초하여 위상 변조된 신호를 증폭하며, 예를 들어, 수학식 (2)
에 나타낸 바와 같이 위상 및 진폭 변조되는 RF 출력 신호를 제공한다. PA (140) 는 양호한 전력 효율을 갖
는 클래스 D 증폭기 또는 어떤 다른 타입의 증폭기로 구현될 수도 있다.
제어기/프로세서 (110) 는 송신기 (100) 내의 다른 회로 블록 및 DSP (114) 의 동작을 제어한다. 메모리[0040]
(112) 는 제어기/프로세서 (110) 및/또는 다른 회로 블록에 대한 데이터 및 프로그램 코드를 저장한다. 메
모리 (112) 는 (도 2 에 도시된 바와 같이) 제어기/프로세서 (110) 에 대해 외부에 또는 제어기/프로세서에 대
해 내부에 구현될 수도 있다.
도 1 에 도시된 설계에서, "큰 신호" 극 변조는 PA (146) 에서 상대적으로 큰 신호에 대한 진폭 변조를 수행함[0041]
으로써 달성된다. 비선형 PA (140) 에 의한 진폭 변조는 AM-AM 왜곡 및 AM-PM 왜곡을 발생시킬 수도
있으며, 여기서, AM 은 진폭 변조를 나타내고 PM 은 위상 변조를 나타낸다. AM-AM 왜곡은 PA (140) 의 비선
형 이득 함수로 인한 RF 출력 신호의 진폭에서의 왜곡이다. 엔벨로프 왜곡 유닛 (124) 은, 전체 이득 함수
가 선형이도록 인버스 이득 함수를 적용함으로써 AM-AM 왜곡을 보상할 수도 있다. AM-PM 왜곡은 PA (140)
의 비선형성으로 인한 RF 출력 신호의 위상에서의 왜곡이다. 위상 왜곡 유닛 (142) 은 AM-PM 왜곡으로 인한
위상 에러의 반대인 위상 정정을 적용함으로써 AM-PM 왜곡을 보상할 수도 있다. PA (140) 에 대한 AM-AM 왜
곡 및 AM-PM 왜곡은 특징화될 수도 있다. 유닛 (124) 은 AM-AM 왜곡을 보상할 수 있는 사전-왜곡된 엔벨로
프 값의 테이블을 저장할 수도 있다. 유닛 (142) 은 AM-PM 왜곡을 보상할 수 있는 위상 정정값의 테이블을
저장할 수도 있다. 이하, 사전-왜곡을 더욱 상세히 설명한다.
도 1 은, 큰 신호 극 변조를 지원하는 송신기의 특정한 설계를 도시한다. 송신기는 또한, 도 1 에 도시된[0042]
것 이외의, 더 적은 회로 블록, 추가의 회로 블록 및/또는 상이한 회로 블록으로 구현될 수도 있다. 예를
들어, 필터 (134 및 152) 는 생략될 수도 있다. 또한, 회로 블록은 도 1 에 도시된 것과는 상이하게 배열될
수도 있다.
큰 신호 극 변조용 송신기는 또한 다른 설계를 갖는 다른 방식으로 구현될 수도 있다. 다른 설계에서, 델타[0043]
-시그마 ( ) 변조기는 더 높은 샘플 레이트에서 더 적은 비트를 갖는 중간 신호로 엔벨로프 신호를 변환할 수
도 있다. 중간 신호는 위상 변조된 신호와 결합 (예를 들어, 승산 또는 배타적 논리합) 될 수도 있으며, 그
결과적인 신호는 RF 출력 신호를 생성하기 위해 PA (140) 에 의해 증폭될 수도 있다.
도 2 는, 표 1 에서의 작은 신호 극 변조, 또는 모드 2 를 지원하는 송신기 (102) 의 설계의 블록도를[0044]
도시한다. 송신기 (102) 는 선형 PA (170) 를 활용하며, PA (170) 의 임의의 비선형성을 보상하기 위해 사
전-왜곡을 선택적으로 적용할 수도 있다. 유닛들 (110 내지 114) 은 명확화를 위해 도 2 에 도시하지 않는
다. 파형 맵퍼 (116) 및 직교-극 컨버터 (118) 는 도 1 에 대해 상술한 바와 같이 송신될 데이터를 프로세
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싱하며, 엔벨로프 신호 ( ) 및 위상 신호 ( ) 를 제공한다.
엔벨로프 경로에서, 엔벨로프 신호는 승산기 (122) 에 의해 이득 ( ) 과 승산되며, 멀티플렉서 (128) 의 제 1[0045]
('p') 입력에 제공되는 사전-왜곡된 엔벨로프 신호 ( ) 를 획득하기 위해 엔벨로프 왜곡 유닛 (124) 에 의해
사전-왜곡된다. 지연 유닛 (126) 은 유닛 (124) 의 지연을 정합하기 위해 승산기 (122) 로부터의 스케일된
엔벨로프 신호를 지연시키고, 지연된 엔벨로프 신호를 멀티플렉서 (128) 의 제 2 ('n') 입력에 제공한다.
여기의 설명에서, 멀티플렉서의 입력은 사전-왜곡에 대해서는 'p' 및 비사전-왜곡에 대해서는 'n' 으로 라벨링
된다. 멀티플렉서 입력은 또한, 적용가능할 때, 모드 1, 2 및/또는 3 각각에 대해 '1', '2' 및/또는 '3' 으
로 라벨링될 수도 있다. 멀티플렉서 (128) 는 사전-왜곡이 적용될 때 유닛 (124) 으로부터의 사전-왜곡된
엔벨로프 신호를 제공하며, 사전-왜곡이 적용되지 않을 때 유닛 (126) 으로부터의 지연된 엔벨로프 신호를 제공
한다. 승산기 (130) 내지 DAC (138) 는 도 1 에 대해 상술한 바와 같이, 승산기 (128) 로부터의 출력 신호
에 대해 동작하며, 출력 엔벨로프 신호 ( ) 를 제공한다.
위상 경로에서, 위상 왜곡 유닛 (142) 은 유닛 (124) 으로부터 사전-왜곡된 엔벨로프 신호를 수신하며, 위상 정[0046]
정 신호를 제공한다. 합산기 (144) 는 컨버터 (118) 로부터의 위상 신호 ( ) 를 위상 정정 신호와 합산하
며, 사전-왜곡된 위상 신호 ( ) 를 멀티플렉서 (148) 의 제 1 ('p') 입력에 제공한다. 지연 유닛 (146)
은 컨버터 (118) 로부터의 위상 신호를 지연시키며, 지연된 위상 신호를 멀티플렉서 (148) 의 제 2 ('n') 입력
에 제공한다. 멀티플렉서 (148) 는 사전-왜곡이 적용될 때 유닛 (142) 으로부터의 사전-왜곡된 위상 신호를
제공하며, 사전-왜곡이 적용되지 않을 때 유닛 (146) 으로부터의 지연된 위상 신호를 제공한다. 그 후, 지
연 유닛 (150) 및 필터 (152) 는 도 1 에 대해 상술한 바와 같이, 멀티플렉서 (148) 로부터의 출력 신호에 대해
동작하며, 필터링된 위상 신호를 PLL (154) 에 제공한다. PLL (154) 은 필터링된 위상 신호를 수신하며 VCO
(156) 에 대한 제어 신호를 제공한다. VCO (156) 는 위상 변조를 달성하기 위해 제어 신호에 의해 변화된
위상을 갖는 I 및 Q LO 신호 ( 및 ) 를 생성한다.
변조기 (160) 는 DAC (138) 로부터의 출력 엔벨로프 신호로 VCO (160) 로부터의 위상 변조된 I 및 Q LO 신호에[0047]
대한 진폭 변조를 수행한다. 변조기 (160) 내에서, 믹서 (162a) 는 출력 엔벨로프 신호로 I LO 신호를 변조
하며, 믹서 (162b) 는 출력 엔벨로프 신호로 Q LO 신호를 변조한다. 합산기 (164) 는 믹서 (162a 및 162b)
의 출력을 합산하며, 진폭 및 위상 변조 모두된 변조된 신호를 제공한다. 드라이버 증폭기 (168) 는 변조기
(160) 로부터의 변조된 신호를 증폭하며, 증폭된 변조 신호를 제공한다. PA (170) 는 증폭기 (168) 로부터
의 신호를 더 증폭하며, RF 출력 신호를 제공한다. PA (170) 는 상대적으로 양호한 선형성을 갖는 선형 PA
또는 어떤 다른 타입의 증폭기로 구현될 수도 있다.
도 2 에 도시된 설계에서, "작은 신호" 극 변조는 PA (170) 이전에 변조기 (160) 로 상대적으로 작은 신호에 대[0048]
한 진폭 변조를 수행함으로써 달성된다. 출력 엔벨로프 신호가 믹서 (162a 및 162b) 모두에 제공되기 때문
에, 변조기 (160) 는 승산기로서 동작한다. 따라서, 변조기 (160) 는 승산을 수행할 수 있는 승산기 또는
어떤 다른 회로로 대체될 수도 있다. RF 출력 신호에 대한 왜곡의 양은, 진폭 변조가 상대적으로 작은 신호
에 대해 수행되고 선형 PA (170) 가 RF 출력 신호를 생성하기 위해 사용되기 때문에 상대적으로 작을 수도
있다. 이러한 경우에서, 엔벨로프 및 위상 사전-왜곡은 생략될 수도 있다. 다른 방법으로는, 엔벨로프
및/또는 위상 사전-왜곡은 성능을 개선시키기 위해 적용될 수도 있다.
도 2 는 작은 신호 극 변조를 지원하는 송신기의 특정한 설계를 도시한다. 송신기는 또한, 도 2 에 도시된[0049]
것 이외의, 더 적은 회로 블록, 추가의 회로 블록 및/또는 다른 회로 블록으로 구현될 수도 있다. 회로 블
록은 또한 도 2 에 도시된 바와 다르게 배열될 수도 있다. 작은 신호 극 변조용 송신기는 또한 다른 설계를
갖는 다른 방식으로 구현될 수도 있다.
도 3 은, 표 1 에서의 직교 변조, 또는 모드 3 을 지원하는 송신기 (104) 의 설계의 블록도를 도시한다. 송[0050]
신기 (104) 는 PA (170) 의 임의의 비선형성을 보상하기 위해 사전-왜곡을 선택적으로 적용할 수도 있다.
유닛들 (110 내지 114) 은 명확화를 위해 도 3 에 도시하지 않는다. 파형 맵퍼 (116) 는 송신될 데이터를
프로세싱하며, I 및 Q 데이터 신호 ( 및 ) 를 제공한다. 직교-극 컨버터 (118), 승산기 (122), 엔벨
로프 왜곡 유닛 (124), 위상 왜곡 유닛 (142), 및 합산기 (144) 는 도 1 에 대해 상술한 바와 같이, I 및 Q 데
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이터 신호에 대해 동작하며, 사전-왜곡된 엔벨로프 신호 ( ) 및 사전-왜곡된 위상 신호 ( ) 를 제공한다.
지연 유닛 (176) 은 I 및 Q 데이터 신호를 수신하고, 유닛들 (118 내지 144) 의 지연을 정합하기 위해 이들 신[0051]
호를 지연시키며, 지연된 I 및 Q 신호 ( 및 ) 를 제공한다. 멀티플렉서 (178a 및 178b) 는 사전-왜곡
이 적용되지 않을 때 제 1 ('n') 입력에서 지연된 I 및 Q 신호를 수신하고, 이들 신호를 디지털 로테이터 (180)
의 I 및 Q 입력에 제공한다. 멀티플렉서 (178a 및 178b) 는 또한, 사전-왜곡이 적용될 때 제 2 ('p') 입력
에서 사전-왜곡된 엔벨로프 신호 및 제로 신호를 수신하며, 이들 신호를 로테이터 (180) 의 I 및 Q 입력에 제공
한다. 로테이터 (180) 는 위상 정정 신호 ( ) 에 기초하여 I 및 Q 입력에서 신호를 회전시키며, I 및 Q 회
전된 신호 ( 및 ) 를 제공한다. 사전-왜곡이 적용되지 않을 때, 로테이터 (180) 는 VCO (156) 로부
터의 LO 신호에서의 주파수 에러 및 위상 오프셋을 정정하기 위해 지연된 I 및 Q 신호를 회전시킬 수도 있다.
사전-왜곡이 적용될 때, 로테이터 (180) 는 LO 신호에서의 주파수 에러 및 위상 오프셋 뿐만 아니라 PA
(170) 로 인한 위상 왜곡을 정정하기 위해 사전-왜곡된 엔벨로프 신호 ( ) 를 회전시킬 수도 있다.
승산기 (182a 및 182b) 는 로테이터 (180) 로부터의 I 및 Q 회전된 신호를 이득 ( ) 과 승산하며, 스케일된[0052]
I 및 Q 신호를 각각 제공한다. 유닛 (184) 은 I/Q 부정합, DC 오프셋 소거 (DCOC) 등을 보상하기 위해 스케
일된 I 및 Q 신호를 프로세싱한다. I/Q 부정합은 I 및 Q 경로에 대한 다른 이득으로부터 발생할 수도 있으
며, 이 I 및 Q 경로는 90°위상차가 아니다. 필터 (186a 및 186b) 는 유닛 (184) 의 I 및 Q 출력을 필터링
하며, 필터링된 I 및 Q 신호를 각각 제공한다. DAC (190a 및 190b) 는 필터링된 I 및 Q 신호를 아날로그로
변환하며, I 및 Q 변조 신호를 각각 제공한다.
변조기 (160) 는 DAC (190a 및 190b) 로부터의 I 및 Q 변조 신호로 VCO (156) 로부터의 I 및 Q LO 신호에 대한[0053]
직교 변조를 수행한다. 변조기 (160) 내에서, 믹서 (162a) 는 I 변조 신호로 I LO 신호를 변조하며, 믹서
(162b) 는 Q 변조 신호로 Q LO 신호를 변조한다. 합산기 (164) 는 믹서 (162a 및 162b) 의 출력을 합산하
며, 변조된 신호를 제공한다. 드라이버 증폭기 (168) 는 변조된 신호를 더 증폭하며, 증폭된 변조 신호를
제공한다. PA (170) 는 증폭기 (168) 로부터의 신호를 증폭하며, RF 출력 신호를 제공한다.
송신 (TX) 주파수 추정기 (192) 는 LO 신호에서의 주파수 에러를 추정하고, 코오스 (coarse) 주파수 에러를 PLL[0054]
(154) 에 제공하며, 미세한 (fine) 주파수 에러를 위상 누산기 (Acc; 194) 에 제공한다. PLL (154) 은, 코
오스 주파수 에러가 정정되도록 VCO (156) 에 대한 제어 신호를 생성한다. 누산기 (194) 는 미세한 주파수
에러를 누산하며, 위상 에러를 제공한다. 멀티플렉서 (198) 는 사전-왜곡이 적용될 때 사전-왜곡된 위상 신
호 ( ) 를 수신하고 제공하며, 사전-왜곡이 적용되지 않을 때 제로 신호를 제공한다. 합산기 (196) 는
누산기 (194) 로부터의 위상 에러, 멀티플렉서 (198) 의 출력, 및 위상 오프셋을 합산하며, 위상 정정 신호
( ) 를 로테이터 (180) 에 제공한다.
도 3 은 사전-왜곡을 갖는 직교 변조 및 사전-왜곡을 갖지 않는 직교 변조를 지원하는 송신기의 특정한 설계를[0055]
도시한다. 송신기는 또한, 도 3 에 도시된 바 이외의, 더 적은 회로 블록, 추가의 회로 블록 및/또는 다른
회로 블록으로 구현될 수도 있다. 회로 블록은 또한 도 3 에 도시된 바와 다르게 배열될 수도 있다. 직
교 변조용 송신기는 또한 다른 설계를 갖는 다른 방식으로 구현될 수도 있다. 예를 들어, 사전-왜곡 회로
블록은 생략될 수도 있으며, I 및 Q 데이터 신호는 로테이터 (180) 에 직접 제공될 수도 있다.
상술한 바와 같이, 송신기는 표 1 에 나타낸 모드 및/또는 다른 모드의 임의의 조합을 지원할 수도 있다.[0056]
송신기는 가능하면, 전체 복잡도를 감소시키기 위해 회로 블록을 공유함으로써 다중 모드를 지원할 수도 있다.
도 4 는, 표 1 에서의 작은 신호 극 변조 및 직교 변조, 또는 모드 2 및 3 을 지원하는 송신기 (106) 의 설계의[0057]
블록도를 도시한다. 송신기 (106) 는 또한, 각 모드에 대한 사전-왜곡 또는 비사전-왜곡을 지원한다.
유닛들 (110 내지 114) 은 명확화를 위해 도 4 에 도시하지 않는다. 파형 맵퍼 (116) 는 데이터를 프로세싱
하며, I 및 Q 데이터 신호 ( 및 ) 를 제공한다. 직교-극 컨버터 (118) 는 I 및 Q 데이터 신호를 데카
르트 좌표로부터 극 좌표로 변환하며, 엔벨로프 신호 ( ) 및 위상 신호 ( ) 를 제공한다.
엔벨로프 경로에서, 엔벨로프 신호는 승산기 (122) 에 의해 이득 ( ) 과 승산되며, 엔벨로프 왜곡 유닛 (124)[0058]
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에 의해 사전-왜곡되며, 멀티플렉서 (128) 의 제 1 ('2p') 입력에 제공된다. 승산기 (122) 로부터의 스케일
된 엔벨로프 신호는 또한 유닛 (126) 에 의해 지연되며, 멀티플렉서 (128) 의 제 2 ('2n') 입력에 제공된다.
멀티플렉서 (128) 는 사전-왜곡이 적용될 때 유닛 (124) 으로부터의 사전-왜곡된 엔벨로프 신호를 제공하며,
사전-왜곡이 적용되지 않을 때 유닛 (126) 으로부터의 지연된 엔벨로프 신호를 제공한다. 승산기 (130) 내
지 DCOC 유닛 (136) 은 도 1 에 대해 상술한 바와 같이 멀티플렉서 (128) 로부터의 출력 신호에 대해 동작하며,
디지털 엔벨로프 신호 ( ) 를 제공한다.
위상 경로에서, 위상 왜곡 유닛 (142) 은 유닛 (124) 으로부터 사전-왜곡된 엔벨로프 신호를 수신하며, 위상 정[0059]
정 신호를 제공한다. 합산기 (144) 는 컨버터 (118) 로부터의 위상 신호를 위상 정정 신호와 합산하며, 사
전-왜곡된 위상 신호 ( ) 를 멀티플렉서 (148) 의 제 1 ('2p') 입력에 제공한다. 지연 유닛 (146) 은 컨
버터 (118) 로부터의 위상 신호를 지연시키며, 지연된 위상 신호를 멀티플렉서 (148) 의 제 2 ('2n') 입력에 제
공한다. 제로 신호가 멀티플렉서 (148) 의 제 3 ('3') 입력에 제공된다. 멀티플렉서 (148) 는 사전-왜곡
을 갖는 극 변조가 선택될 때 유닛 (142) 으로부터의 사전-왜곡된 위상 신호를 제공하고, 사전-왜곡을 갖지 않
은 극 변조가 선택될 때 유닛 (146) 으로부터의 지연된 위상 신호를 제공하며, 직교 변조가 선택될 때 제로 신
호를 제공한다. 지연 유닛 (150) 및 필터 (152) 는 도 1 에 대해 상술한 바와 같이 멀티플렉서 (148) 로부
터의 출력 신호에 대해 동작하며, 필터링된 위상 신호를 PLL (154) 에 제공한다.
직교 변조를 위해, 지연 유닛 (176) 내지 필터 (186a 및 186b) 는 도 3 에 대해 상술한 바와 같이 커플링된다.[0060]
멀티플렉서 (188a 및 188b) 는 극 변조가 선택될 때, 제 1 ('2') 입력에서 DCOC 유닛 (136) 으로부터 디지
털 엔벨로프 신호 ( ) 를 수신하며, 이러한 신호를 DAC (190a 및 190b) 에 각각 제공한다. 멀티플렉서
(188a 및 188b) 는 또한 직교 변조가 선택될 때, 제 2 ('3') 입력에서 필터 (186a 및 186b) 로부터의 필터링된
I 및 Q 신호를 각각 수신하며, 이들 신호를 DAC (190a 및 190b) 에 각각 제공한다.
DAC (190a 및 190b) 는 작은 신호 극 변조가 선택될 때, 출력 엔벨로프 신호를 믹서 (162a 및 162b) 에 각각 제[0061]
공한다. DAC (190a 및 190b) 는 직교 변조가 선택될 때, I 및 Q 변조 신호를 믹서 (162a 및 162b) 에 각각
제공한다. 믹서 (162a) 는 DAC (190a) 로부터의 엔벨로프 신호 또는 I 변조 신호로 I LO 신호 ( ) 를 변
조한다. 믹서 (162b) 는 DAC (190b) 로부터의 엔벨로프 신호 또는 Q 변조 신호로 Q LO 신호 ( ) 를 변
조한다. 합산기 (164) 는 믹서 (162a 및 162b) 의 출력을 합산하며 작은 신호 극 변조 및 직교 변조를 위한
변조된 신호를 제공한다.
드라이버 증폭기 (168) 는 변조기 (160) 로부터의 변조된 신호를 증폭하며, 증폭된 신호를 선형 PA (170) 에 제[0062]
공한다. PA (170) 는 고정 또는 스케일가능한 이득으로 증폭기 (168) 로부터의 신호를 증폭하며 작은 신호
극 변조 및 직교 변조를 위한 RF 출력 신호를 제공한다.
VCO (156) 는 모드 2 및 3 모두에 대한 I 및 Q LO 신호를 생성한다. 작은 신호 극 변조를 위해, VCO (156)[0063]
는 위상 변조를 갖는 I 및 Q LO 신호를 믹서 (162a 및 162b) 에 각각 제공한다. 직교 변조를 위해, VCO
(156) 는 위상 변조를 갖지 않은 I 및 Q LO 신호를 믹서 (162a 및 162b) 에 각각 제공한다.
도 4 에 도시된 바와 같이, 송신기 (106) 는 공유된 회로 블록 (예를 들어, 하나의 선형 PA (170)) 을 사용하여[0064]
표 1 에서의 모드 (2 및 3) 를 효율적으로 지원하며, 각 모드에 대한 사전-왜곡 또는 비사전-왜곡을 더 지원한
다. 극 변조를 위해, 직교-극 컨버터 (118) 가 I 및 Q 데이터 신호를 엔벨로프 및 위상 신호로 변환하기 위
해 사용된다. 사전-왜곡은 멀티플렉서 (128 및 148) 를 제어함으로써 적용되거나 생략될 수도 있다.
도 5 는, 표 1 에서의 큰 신호 극 변조, 작은 신호 극 변조, 및 직교 변조, 또는 3개의 모드 모두를 지원하는[0065]
송신기 (108) 의 설계의 블록도를 도시한다. 송신기 (108) 는 또한 각 모드에 대한 사전-왜곡 또는 비사전-
왜곡을 지원한다. 유닛들 (110 내지 114) 은 명확화를 위해 도 4 에 도시하지 않는다. 유닛들 (116 내
지 190) 은 아래에 나타낸 차이점을 가지면서 도 4 에 대해 상술한 바와 같이 동작한다.
엔벨로프 경로에서, 멀티플렉서 (128) 는 제 1 ('1,2p') 입력에서 엔벨로프 왜곡 유닛 (124) 으로부터 사전-왜[0066]
곡된 엔벨로프 신호를 수신하며, 제 2 ('1,2n') 입력에서 유닛 (126) 으로부터 지연된 엔벨로프 신호를 수신한
다. 위상 경로에서, 멀티플렉서 (148) 는 제 1 ('1,2p') 입력에서 합산기 (144) 로부터의 사전-왜곡된 위상
신호 ( ), 제 2 ('1,2n') 입력에서 지연 유닛 (146) 으로부터의 지연된 위상 신호, 및 제 3 ('3') 입력에서
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제로 신호를 수신한다.
멀티플렉서 (188a 및 188b) 는 극 변조가 선택될 때, 제 1 ('1,2') 입력에서 DCOC 유닛 (136) 으로부터 디지털[0067]
엔벨로프 신호 ( ) 를 수신하며, 이러한 신호를 DAC (190a 및 190b) 에 각각 제공한다. DAC (190a) 는
큰 신호 극 변조가 선택될 때 출력 엔벨로프 신호 ( ) 를 비선형 PA (140) 에 제공한다. 변조기 (160)
는 도 4 에 대해 상술한 바와 같이 동작한다.
멀티플렉서 (166) 는 큰 신호 극 변조가 선택될 때, 제 1 ('1') 입력에서 I LO 신호를 수신하며 이러한 신호를[0068]
드라이버 증폭기 (168) 에 제공한다. 멀티플렉서 (166) 는 또한 작은 신호 극 변조 또는 직교 변조가 선택
될 때, 제 2 ('2,3') 입력에서 변조된 신호를 수신하며, 이러한 신호를 드라이버 증폭기 (168) 에 제공한다.
증폭기 (168) 는 멀티플렉서 (166) 로부터의 출력 신호를 증폭하며 증폭된 신호를 비선형 PA (140) 및 선형
PA (170) 모두에 제공한다. 비선형 PA (140) 는 출력 엔벨로프 신호에 의해 결정된 가변 이득으로 증폭기
(168) 로부터의 신호를 증폭하며 큰 신호 극 변조를 위한 RF 출력 신호를 제공한다. 선형 PA (170) 는 증폭
기 (168) 로부터의 신호를 증폭하며, 작은 신호 극 변조 및 직교 변조를 위한 RF 출력 신호를 제공한다.
VCO (156) 는 3개의 모드 모두에 대한 I 및 Q LO 신호를 생성한다. 큰 신호 극 변조를 위해, VCO (156) 는[0069]
위상 변조를 갖는 I LO 신호를 멀티플렉서 (166) 의 제 1 ('1') 입력에 제공한다. VCO (156) 는 또한, 도
4 에 대해 상술한 바와 같이, 작은 신호 극 변조 및 직교 변조를 위한 I 및 Q LO 신호를 제공한다.
도 5 에 도시된 바와 같이, 송신기 (108) 는 공유된 회로 블록을 사용하여 표 1 에서의 3개의 모드 모두를 효율[0070]
적으로 지원하며, 각 모드에 대한 사전-왜곡 또는 비사전-왜곡을 더 지원한다. 극 변조를 위해, 직교-극 컨
버터 (118) 가 I 및 Q 데이터 신호를 엔벨로프 및 위상 신호로 변환하기 위해 사용된다. 사전-왜곡은 멀티
플렉서 (128 및 148) 를 제어함으로써 적용되거나 생략될 수도 있다.
직교 변조를 위해, 사전-왜곡은 로테이터 (180) 에 의해 다시 직교로 변환될 수도 있는 사전-왜곡된 엔벨로프[0071]
및 위상 신호를 생성하기 위해 직교-극 컨버터 (118) 및 사전-왜곡 유닛 (120) 을 재사용함으로써 적용될 수도
있다. 사전-왜곡은 지연 유닛 (176) 과 멀티플렉서들 (178) 을 통해 파형 맵퍼 (116) 로부터의 I 및 Q 데이
터 신호를 로테이터 (180) 로 통과시킴으로써 생략될 수도 있다.
도 2, 4 및 5 에서, 극 변조는 믹서 (162a 또는 162b) 중 어느 하나, 또는 믹서들 (162a 및 162b) 모두로 수행[0072]
될 수도 있다. 믹서 (162a) 와 합산기 (164) 사이에 하나의 스위치가 삽입될 수도 있으며, 믹서 (162b) 와
합산기 (164) 사이에 다른 스위치가 삽입될 수도 있다. 각 스위치는 관련된 믹서가 극 변조를 위해 사용될
수 있게 하기 위해 폐쇄될 수도 있다.
도 1 내지 5 는, 소망하는 RF 주파수에서 변조된 신호를 생성하기 위해 RF 에서 직접적으로 변조를 수행하는 직[0073]
접-변환 아키텍처를 구현하는 송신기를 도시한다. 송신기는 또한, 중간 주파수 (IF) 에서 변조를 수행한
후, 변조된 신호를 RF 로 주파수 상향변환하는 수퍼-헤테로다인 송신기를 구현할 수도 있다. 일반적으로,
송신기는 증폭기, 필터, 믹서 등의 하나 이상의 스테이지를 사용하여 신호 컨디셔닝 및 변조를 수행할 수도 있
다.
도 1 내지 5 에서의 회로 블록은 다양한 방식으로 구현될 수도 있다. 이하, 일부 회로 블록에 대한 예시적[0074]
인 설계를 설명한다.
직교-극 컨버터 (118) 는 다양한 방식으로 구현될 수도 있다. 일 설계에서, 직교-극 컨버터 (118) 는 각 심[0075]
볼 주기에서 I 및 Q 값을 수신하고 이들 I 및 Q 값에 대한 엔벨로프 및 위상을 제공하는 룩업 테이블로 구현된
다. 룩업 테이블은 입력 I 및 Q 값 및 출력 엔벨로프 및 위상에 대한 소망하는 레졸루션을 달성하기 위해
충분한 수의 비트로 구현될 수도 있다. 다른 설계에서, 직교-극 컨버터 (118) 는 CORDIC (Coordinate
Rotational Digital Computer) 프로세서로 구현된다. CORDIC 프로세서는 단순한 시프트, 가산, 및 감산 연
산을 사용하여 엔벨로프 및 위상과 같은 삼각 함수의 계산을 허용하는 반복적 알고리즘을 구현한다.
로테이터 (180) 는 직교-극 컨버터 (118) 에 사용된 동일한 CORDIC 프로세서 또는 룩업 테이블로 구현될 수도[0076]
있다. CORDIC 프로세서는 위상 정정 신호로 엔벨로프 신호에 대한 회전을 수행하여 I 및 Q 신호를 획득하기
위해 역 방식으로 동작될 수도 있다.
사전-왜곡은 송신 경로에서의 PA 및/또는 다른 회로 블록의 임의의 비선형을 보상하기 위해 수행될 수도 있다.[0077]
사전-왜곡은 또한 선형 PA 의 출력 전력 범위를 연장하기 위해 사용될 수도 있다. 포화 영역 근처에서의
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선형 PA 의 동작은 전력 효율을 개선시킬 수도 있다. 사전-왜곡은 또한 다중 주파수 대역상에서 선형 또는
비선형 PA 의 동작을 지원하기 위해 사용될 수도 있으며, 이것은 모든 지원된 주파수 대역에 대해 필요한 PA 의
수를 감소시킬 수도 있다.
사전-왜곡을 위해, 소정의 PA 의 엔벨로프 및 위상은 그 PA 에 대한 이득 함수 및 위상 에러 함수를 획득하기[0078]
위해 상이한 입력 엔벨로프 레벨에 대해 특징화될 수도 있다. 이득 정정 함수는, 이들 2개의 함수의 캐스케
이드가 선형인 전체 이득 함수이도록 이득 함수에 기초하여 정의될 수도 있다. 유사하게는, 위상 정정 함수
는, 이들 2개의 함수의 조합이 위상 에러 없음을 제공하도록 위상 에러 함수에 기초하여 정의될 수도 있다.
PA 의 특징화는 제조, 테스팅 등 동안 교정을 통해 수행될 수도 있다.
도 6a 는, PA 에 대한 예시적인 이득 함수의 플롯 (610) 을 도시한다. 이러한 PA 는 작은 입력 엔벨로프 레[0079]
벨에 대한 상대적으로 선형 이득 함수를 가지며, 큰 입력 엔벨로프 레벨을 압축한다. 이러한 PA 에 대한 이
득 정정 함수는 플롯 (612) 에 의해 도시된다. 이러한 이득 정정 함수는 원래의 이득 함수에서의 신호 압축
을 보상하기 위해 더 큰 입력 엔벨로프 레벨에서 더 많은 이득을 제공한다. 최종적인 결과는, 입력 엔벨로
프 레벨의 전체 범위에 걸쳐 상대적으로 선형인 전체 이득 함수이다.
도 6b 는, PA 에 대한 예시적인 위상 에러 함수의 플롯 (620) 을 도시한다. 이러한 PA 는 작은 입력 엔벨로[0080]
프 레벨에 대해 대략 -6°의 위상 에러 및 큰 입력 엔벨로프 레벨에 대해 8°까지의 위상 에러를 갖는다.
일반적으로, 위상 에러 함수는 임의의 형상을 가질 수도 있으며, 단조 (monotonic) 일 수도 있거나 아닐 수도
있다. 이러한 PA 에 대한 위상 정정 함수는 플롯 (622) 에 의해 도시된다. 이러한 위상 정정 함수는 각
입력 엔벨로프 레벨에 대해 반대의 극성이지만 동일한 크기의 위상 정정을 제공한다. 최종적인 결과는, 입
력 엔벨로프 레벨의 전체 범위에 걸쳐 대략 제로인 위상 에러이다.
일 설계에서, 이득 정정 함수 및 위상 정정 함수는 충분한 수의 입력 엔벨로프 레벨에서 샘플링되며, 엔벨로프[0081]
및 위상 룩업 테이블에 저장된다. 그 후, 엔벨로프 신호 레벨은 엔벨로프 룩업 테이블을 인덱싱하여 대응하
는 사전-왜곡된 엔벨로프 레벨을 획득하기 위해 사용된다. 사전-왜곡된 엔벨로프 레벨은 위상 룩업 테이블
을 인덱싱하여 대응하는 위상 정정값을 획득하기 위해 사용된다.
다른 설계에서, 이득 정정 함수 및 위상 정정 함수의 구분적 선형 근사값이 엔벨로프 및 위상 룩업 테이블에 저[0082]
장된다. 이러한 설계는 적은 메모리 저장장치를 사용하면서 사전-왜곡 정확도를 개선시킬 수도 있다.
도 6c 는, 이득 또는 위상 정정 함수의 구분적 선형 근사값의 플롯 (630) 을 도시한다. 입력 엔벨로프 레벨[0083]
(또는 간단히, 입력 레벨) 의 범위는 다중의 서브범위로 파티션되며, 각 서브범위는 로우 엔드 (low end) 입력
레벨 및 하이 엔드 (high end) 입력 레벨에 의해 정의된다. 서브범위는 임의의 값일 수도 있는 S 와 동일한
사이즈를 가질 수도 있다. 정정 함수는 각 서브범위의 엔드에서 샘플링될 수도 있으며, 룩업 테이블에 저장
될 수도 있다. 예를 들어, 값들 ( 등) 은 서브범위 1, 2 등의 로우 엔드에 대해 각각 저장될 수도
있다. 정정 함수는 각 서브범위에서 선형 함수에 의해 근사되며, 선형 함수는 서브범위의 로우 및 하이 엔
드에 대한 저장된 값에 의해 정의된다. 예를 들어, 서브범위 1 에 대한 선형 함수는 로우 엔드에서 값
( ) 및 하이 엔드에서 값 ( ) 에 의해 정의된다.
특정한 입력 레벨 (x) 에서 정정 함수의 값 (y) 을 결정하기 위해, 입력 레벨 (x) 을 포함하는 서브범위가 먼저[0084]
결정된다. 그 후, 이러한 서브범위의 로우 엔드 ( ) 에 대한 저장된 값 ( ) 및 하이 엔드 ( )
에 대한 저장된 값 ( ) 이 룩업 테이블로부터 검색된다. 선형 보간이, 보간된 값 ( ) 을 획득하기 위
해 인 서브범위내에 있는 입력 레벨의 부분에 대해 수행될 수도 있다. 보간된 값 ( ) 은
출력 값 (y) 을 획득하기 위해 로우 엔드 값 ( ) 과 합산될 수도 있다.
선형 보간은,[0085]
[수학식 5a][0086]
, 및[0087]
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[수학식 5b][0088]
[0089]
와 같이 제공될 수도 있다.[0090]
도 7 은, 엔벨로프 왜곡 유닛 (124) 의 설계의 블록도를 도시한다. 디멀티플렉서 (Demux; 710) 는 입력 엔[0091]
벨로프 레벨을 수신하고, L 개의 최상위 비트 (MSB) 를 서브범위 결정 유닛 (712) 에 제공하며, 나머지 최하위
비트 (LSB) 를 승산기 (724) 에 제공한다. 서브범위는, L 개의 MSB 가 입력 엔벨로프 레벨을 포함하는 서브
범위에 대한 인덱스를 형성하고 LSB 가 수학식 세트 (5) 에서의 에 대응하도록 정의될 수도 있다. 유닛
(712) 은 L 개의 MSB 에 기초하여 입력 레벨을 포함하는 서브범위를 결정하며, 이러한 서브범위의 로우 엔드 레
벨 ( ) 및 하이 엔드 레벨 ( ) 또는 인덱스를 제공한다. 룩업 테이블 (720) 은 이득 정정 함수의
구분적 선형 근사값을 저장한다. 테이블 (720) 은 로우 및 하이 엔드 ( 및 ), 또는 서브범위 인
덱스를 수신하며, 이러한 서브범위의 2개의 엔드에 대한 저장된 값 ( 및 ) 를 제공한다. 합산기
(722) 는 로부터 를 감산하며, 서브범위에 대한 라인의 경사를 제공한다. 승산기 (724) 는 합
산기로부터의 경사를 디멀티플렉서 (710) 로부터의 LSB 와 승산하며, 수학식 세트 (5) 에서의 에 대응하는
보간된 값을 제공한다. 보간된 값은 유닛 (726) 에 의해 반올림될 수도 있으며, 사전-왜곡된 엔벨로프 레벨
을 획득하기 위해 합산기 (728) 의해 로우 엔드에 대한 저장된 값 ( ) 과 합산될 수도 있다.
도 7 은, 엔벨로프 왜곡 유닛 (124) 의 특정한 설계를 도시한다. 위상 왜곡 유닛 (142) 은 위상 정정 함수[0092]
의 구분적 선형 근사값을 사용하여 유사한 방식으로 구현될 수도 있다. 사전-왜곡은 또한, 예를 들어, 선형
또는 구분적 선형 보간, 다항식 곡선 피팅 (polynomial curve fitting) 등을 사용하여 다른 방식으로 수행될 수
도 있다. 다른 설계에서, 사전-왜곡은 레벨의 전체 범위 대신에 오직 일부 입력 엔벨로프 레벨에 대해서만
수행될 수도 있다. 예를 들어, 사전-왜곡은 큰 입력 레벨, 예를 들어, 비선형성이 통상적으로 큰 상위 4 또
는 6 데시벨 (dB) 에 대해 수행될 수도 있다. 다른 설계에서, 사전-왜곡은 위상이 아닌 오직 엔벨로프에 대
해서만, 또는 엔벨로프가 아닌 위상에 대해서만 수행될 수도 있다.
엔벨로프 신호 ( ) 는, 엔벨로프 왜곡 유닛 (124) 에 제공된 스케일된 엔벨로프 레벨이 PA (140 또는 170) 에[0093]
제공된 엔벨로프 레벨에 근접하게 정합하도록 승산기 (122) 에 의해 이득 ( ) 과 스케일될 수도 있다. 그
후, 이것은, 적절한 사전-왜곡이 엔벨로프 및 위상에 적용되는 되는 것을 보장할 수도 있다.
송신기는 하나 이상의 주파수 대역상에서 동작할 수도 있다. 예를 들어, 송신기는 일반적으로, GSM, W-[0094]
CDMA, 및 cdma2000 에 대해 사용되는 표 2 에 나타낸 주파수 대역들 중 어느 하나 또는 임의의 조합을 지원할
수도 있다.
표 2[0095]
[0096]
PA 는 상이한 주파수 대역에 대해 상이한 이득 함수 및/또는 상이한 위상 에러 함수를 가질 수도 있다. 예[0097]
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를 들어, 이득 또는 위상 에러 함수의 형상은 상이한 주파수 대역에 대해 상이할 수도 있다. 관심의 각 주
파수 대역에 대한 이득 및/또는 위상 에러는 그 주파수 대역에 대한 사전-왜곡을 위해 특징화되고 사용될 수도
있다.
PA 는 또한, 상이한 무선 기술, 예를 들어, GSM, EDGE, W-CDMA, cdma2000 등에 대한 상이한 이득 함수 및/또는[0098]
상이한 위상 에러 함수를 가질 수도 있다. 상이한 무선 기술은 상이한 예상 송신 전력 레벨을 가질 수도 있
다. 관심의 각 무선 기술에 대한 이득 및/또는 위상 에러는 그 무선 기술에 대한 사전-왜곡을 위해 특징화
되고 사용될 수도 있다.
일반적으로, PA 는 다중 송신기 세팅을 지원할 수도 있으며, 여기서, 각 송신기 세팅은 상이한 주파수 대역 및/[0099]
또는 상이한 무선 기술에 대응할 수도 있다. 사전-왜곡 유닛은 다중 송신기 세팅 각각에 대한 PA 의 비선형
성을 보상하기 위해 이득 및/또는 위상 사전-왜곡을 수행할 수도 있다. 사전-왜곡 유닛은 상술한 바와
같이, 룩업 테이블, 또는 다른 설계로 구현될 수도 있다.
도 8 은, 도 1 내지 5 에서의 PLL (154) 의 설계의 블록도를 도시한다. PLL (154) 내에서, 분할기 (820)[0100]
는 VCO (156) 로부터 I 또는 Q LO 신호를 수신하고, 주파수에서의 LO 신호를 R 의 팩터로 분할하며, 분할된 LO
신호를 제공한다. 분할기 비율 (R) 은 소망하는 RF 채널의 주파수 ( ), 및 레퍼런스 클럭의 주파수
( ) 에 의해 결정되거나, 이다. 분할기 비율 (R) 은, 특히, 위상 변조가 극 변조를 위해
수행될 때 시간을 통해 변화할 수도 있으며 정수값일 수도 있거나 아닐 수도 있다. 위상 변조기 (822) 는
분할된 LO 신호의 위상을 필터 (152) 로부터의 위상 신호로 변조한다.
위상 검출기 (812) 가 레퍼런스 클럭 및 위상 변조기 (822) 로부터의 신호를 수신하고, 2개의 신호의 위상을 비[0101]
교하며, 2개의 신호 사이의 검출된 위상차에 비례하는 검출기 출력 신호를 제공한다. 루프 필터 (814) 가
전달 함수로 검출기 출력 신호를 필터링하며, 루프 필터 출력 신호를 제공한다. 미분기 (818) 가 필터
(152) 로부터의 위상 신호를 미분한다. 합산기 (816) 가 루프 필터 출력 신호와 미분기 출력 신호를 합산하
며, VCO (156) 에 대한 제어 신호를 제공한다. 제어 신호는 극 변조가 선택될 때 위상 변조를 달성하기 위
해 VCO (156) 의 위상을 조정한다.
도 1 내지 5 에서의 필터는 다양한 설계로 구현될 수도 있다. 이들 필터는 또한 다양한 목적을 위해 사용될[0102]
수도 있다. 예를 들어, 필터는 소망하는 신호 성분을 통과시킬 수도 있으며, ACLR (adjacent channel
leakage rejection) 과 같은 대역외 성분을 거부할 수도 있다. 필터는 또한, 송신기의 다양한 회로 블록에
서 주파수 응답 (예를 들어, 강하) 을 보상하기 위해 사전-등화를 수행할 수도 있다.
여기에 설명한 송신기는 하드웨어, 펌웨어, 소프트웨어, 또는 이들의 조합에서 구현될 수도 있다. 도 1 내[0103]
지 5 에서 DAC 이전의 회로 블록들은 하드웨어, 펌웨어, 및/또는 소프트웨어로 구현될 수도 있다. 하드웨어
구현을 위해, 회로 블록들은 하나 이상의 응용 주문형 집적 회로 (ASIC), 디지털 신호 프로세서 (DSP), 디지털
신호 프로세싱 디바이스 (DSPD), 프래그래머블 로직 디바이스 (PLD), 필드 프래그래머블 게이트 어레이 (FPGA),
프로세서, 제어기, 마이크로-제어기, 마이크로프로세서, 전자 디바이스, 여기에 설명된 기능들을 수행하도록 설
계된 다른 전자 유닛, 컴퓨터, 또는 이들의 조합내에서 구현될 수도 있다. 펌웨어 및/또는 소프트웨어 구현
을 위해, DAC 이전의 회로 블록들에 의한 프로세싱은, 여기에 설명된 기능들을 수행하는 모듈 (예를 들어,
절차, 함수 등) 로 구현될 수도 있다. 펌웨어 및/또는 소프트웨어 명령들은 메모리 (예를 들어, 도 1 의 메
모리 (112)) 에 저장될 수도 있으며 프로세서 (예를 들어, 프로세서 (110)) 에 의해 실행될 수도 있다. DAC
이후의 아날로그 부분은 하나 이상의 집적 회로 (IC), RF IC (RFIC), 개별 컴포넌트 등에 내장될 수도 있는 하
드웨어로 구현될 수도 있다.
여기에 설명된 송신기는 상보성 금속 산화물 반도체 (CMOS), N-MOS, P-MOS, 바이폴라-CMOS (Bi-CMOS), 바이폴[0104]
라 등과 같은 다양한 IC 프로세스 기술에서 제조될 수도 있다. 송신기는 임의의 디바이스 사이즈 기술 (예
를 들어, 130 나노미터 (nm), 65 nm, 30 nm 등) 을 사용하여 제조될 수도 있다.
여기에 설명된 송신기를 구현하는 장치는 독립형 유닛일 수도 있거나 디바이스의 일부일 수도 있다. 디바이[0105]
스는 (ⅰ) 독립형 집적 회로 (IC), (ⅱ) 데이터 및/또는 명령을 저장하는 메모리 IC 를 포함할 수도 있는 하나
이상의 IC 의 세트, (ⅲ) 이동국 모뎀 (MSM) 및/또는 RFIC 와 같은 ASIC, (ⅳ) 다른 디바이스내에 내장될 수도
있는 모듈, (ⅴ) 셀룰러 폰, 무선 디바이스, 핸드셋, 또는 이동 유닛 등일 수도 있다.
본 개시물의 이전의 설명은 당업자가 본 개시물을 제조하거나 사용할 수 있게 하기 위해 제공된다. 본 개시[0106]
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물에 대한 다양한 변형이 당업자에게는 쉽게 명백할 것이며, 여기에 정의된 일반 원리는 본 개시물의 사상 또는
범위를 벗어나지 않고 다른 변경에 적용될 수도 있다. 따라서, 본 개시물은 여기에 설명된 예들에 제한되는
것으로 의도되지 않으며, 여기에 개시된 원리 및 신규한 특징에 부합하는 최광의 범위를 부여하려는 것이다.
도면
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