테스트회로를갖춘회로장치(CIRCUIT ARRANGEMENT WITH A TEST CIRCUIT)

(19) 대한민국특허청(KR)
(12) 공개특허공보(A)
(51) Int. Cl.6
G11C 29/00
(11) 공개번호 특2000-0005054
(43) 공개일자 2000년01월25일
(21) 출원번호 10-1998-0707681
(22) 출원일자 1998년09월28일
번역문제출일자 1998년09월28일
(86) 국제출원번호 PCT/DE1997/00623 (87) 국제공개번호 WO 1997/37357
(86) 국제출원출원일자 1997년03월26일 (87) 국제공개일자 1997년10월09일
(81) 지정국 EP 유럽특허 : 오스트리아 벨기에 스위스 독일 덴마크 스페인 프랑스
영국 그리스 이탈리아 룩셈부르크 모나코 네덜란드 포르투칼 스웨덴
국내특허 : 아일랜드 브라질 중국 일본 대한민국 멕시코 우크라이나
미국
(30) 우선권주장 196 12 441.7 1996년03월28일 독일(DE)
(71) 출원인 지멘스 악티엔게젤샤프트 칼 하인쯔 호르닝어
독일 뮌헨 80333 비델스파허프라쯔 2
(72) 발명자 체틀러, 토마스
독일 데-81737 뮌헨 제바스챤-바우어-슈트라쎄 35
좀머, 디터
독일 데-80469 뮌헨 베스터뮐슈트라쎄 23
게오르가코스, 게오르크
독일 데-85447 프라운베르크 암 가이스베르크 1
(74) 대리인 남상선
심사청구 : 없음
(54) 테스트 회로를 갖춘 회로장치
요약
본 발명은 반도체 기판(26)상에 등변형 배열로 서로에 대해 인접하여 차례로 형성되는 소정 개수의 그룹
라인(WL0, ...,WLm, BL0, ..., BLm)을 가지며 이 그룹라인에 서로에 대해 본질적으로 동일하도록 반도체
기판(26)상에 형성되는 다수의 전자 기본회로가 연결되는 회로장치에 관한 것으로, 그룹라인(WL0,
...,WLm, BL0, ..., BLm) 및/또는 기본회로(7)의 전자적 기능성을 검사하는 테스트 회로가 구비되고, 상
기 테스트 회로는 상기 회로장치의 반도체 기판(26)상에 집적방식으로 형성되며, 그룹라인(WL0,
...,WLm, BL0, ..., BLm)에 할당된 스위칭 디바이스(30)를 가지며 제 1 테스트 신호가 이 스위칭 디바이
스에 의해 적어도 하나의 소정 그룹라인(WLn, BLn)에 할당될 수 있고 상기 제 1 테스트 신호와 상이한
테스트 레벨을 갖는 제 2 테스트 신호가 상기 소정 그룹라인(WLn, BLn)과 관련하여 바로 인접하도록 배
치된 또다른 그룹라인(WLn', BLn', n'=n-1, n'=n 1)에 인가될 수 있으며, 그룹라인(WL0, ...,WLm, BL0,
..., BLm)에 할당되고 상기 제 1 및 제 2 테스트 신호가 각각 인가되는 그룹라인(WLn, BLn 또는 WLn',
BLn')으로부터 유도된 출력신호를 획득하는 검출 디바이스(31)가 제공된다.
대표도
도2
명세서
기술분야
본 발명은 반도체 기판에 형성되어 서로가 본질적으로 동일한 복수의 전자 기본회로가 연결되며 반도체
기판상에서 등변 배열로 서로가 차례로 형성된 소정갯수의 그룹라인과, 그룹라인 및/또는 기본회로의 전
자적 기능성을 검사하기 위한 테스트 회로를 갖는 회로장치에 관한 것이다.
배경기술
대규모 집적 반도체 회로의 제조 후, 제조자가 이 회로에 대해 다수의 복잡한 테스트 프로시저를 수행해
야 하는 것을 의미하는, 동적 및 정적 기능성에 대한 검사가 필요하다. 일반적으로 복잡한 회로에서 모
든 가능한 논리상태의 많은 수로 인해, 상기 회로에 대한 광범위한 테스팅은 시간이 매우 많이 걸린다.
테스트 비용은 특히 대규모 집적 반도체 회로의 경우에 제조비용의 상당한 부분을 나타내기 때문에, 단
기간에 고장을 최대한 처리하는 테스트 방법 및 테스트 회로가 요망된다. 결함있는 회로를 제조 시퀀스
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공개특허특2000-0005054
로부터 가능한한 빨리 분리시키는 것은 제조설비의 부담을 감소시키므로써 시간 절약 및 비용 감소에 공
헌한다. 현재, 전기적으로 소거가능하고 프로그램 가능한 반도체 메모리(EEPROM)에 대한 전형적인 테스
트 시퀀스는 다음과 같은 방식이 사용된다. 실제 테스트 시퀀스를 수행하기 전에, 모든 메모리 셀이 소
거되고, 그후 모든 메모리 셀 또는 소정 패턴에 따라 선택되어 진 메모리 셀은 특정 논리 값을 갖도록
프로그래밍된다. 이것은 그후 상승된 온도 및/또는 과도하게 높은 드레인 전압으로 소위 응력 테스트가
행해진다. 후속하는 테스트 실행에서, EEPROM의 회로성분 및 메모리 셀의 기능은 예를들어 메모리 셀의
임계 전압 편이를 측정하므로써 검사된다. 메모리 셀이 또다시 소거된 후, 만일 메모리 셀의 상승된 게
이트 전압이 적절하다면, 또다른 응력처리가 수행되며, 메모리 셀의 임계 전압 편이를 측정하므로써 기
능 테스트가 반복된다. 마지막으로, EEPROM의 데이터 내용이 소거된다. 이러한 테스트 프로세스를 간
단히 하기위한 회로수단이 D. Rhein 및 H. Freitag 에 의해 "Mikroelektronische Speicher"
[Microelectronic Memories] page 117, Springer-Verlag Vienna New York 에 설명되어 있다. 소위 Gang
프로그래밍 모드에서, 프로그래밍 시간은 2 또는 4 바이트의 병렬 프로그래밍에 의해 감소될 수 있다.
소위 풀 어레이 스트레스 모드에서, 고 스트레스 전압이 선택되지 않은 셀상에서 정규 동작 동안 장애를
시뮬레이팅 하기 위해 모든 워드 및/또는 비트 라인에 동시에 인가된다. 소위 개별 셀 임계 모드에서,
모든 판독회로는 정상 동작 전압에서 동작하며, 워드라인상의 전압은 제로 볼트와 프로그래밍 전압(전형
적으로는 18V) 사이에서 변동하고, 이 결과 개별 셀 임계 전압을 결정하는 것이 가능하다. 현재까지
개시된 모든 테스트에서, 메모리 셀을 반복하여 프로그래밍하고 다시 소거할 것을 필요로 한다. 그러
나, 이러한 일은 EEPROM의 경우에 매우 시간을 많이 소비하며. 대응하여 EEPROM을 프로그래밍 및 소거
하는 경우에 최고 50 ms/바이트 까지 필요하기 때문에 긴 테스팅 시간을 필요로 한다. DRAM테스트(예를
들어 소위 March 테스트)로 알려진 기타 알고리즘은 특히 플래시 EEPROM의 경우에 많은 횟수의 프로그래
밍 사이클을 필요로 하기 때문에 사용될 수 없다.
발명의 상세한 설명
본 발명은 회로의 관점에서 최소한의 추가 지출로, 고속임과 동시에 회로장치의 기능적 성능에 관한 충
분히 의미있는 테스트 결과를 나타내는 서두에서 설명한 고유유형의 회로장치를 제공하는 것을 목적으로
한다.
이 목적은 청구항 1에 따른 회로장치에 의해 달성된다.
본 발명에 따라, 회로장치의 반도체 기판상에 집적방식으로 형성되며, 그 룹라인에 할당되며 제 1 테스
트 신호가 적어도 하나의 소정 그룹라인에 인가될 수 있고 제 1 테스트 신호와 상이한 테스트 레벨을 갖
는 제 2 테스트 신호가 소정 그룹라인에 대해 바로 인접하도록 배열된 다른 그룹라인에 인가될 수 있는
스위칭 디바이스를 갖는 테스트 회로가 제공된다. 더욱이, 그룹라인에 할당되고 제 1 또는 제 2 테스트
신호가 각각 인가되는 그룹라인으로부터 유도된 출력신호를 획득하는 검출 디바이스가 제공된다.
본 발명은 회로 관점에서 단순하게 구성되고 짧은 테스트 횟수로 구현될 수 있는 그룹 라인에 대한 인터
럽션 테스트 및/또는 연속성을 위해 다수의 구조적으로 독립적으로 배열된 기본 회로로 된 공간적 대칭
또는 정규 장치를 이용하는 것에 기초한다. 대부분의 경우에, 제조 규정에 따른 높은 비율의 고장이 그
룹라인의 인터럽션 및 연속성 테스트에 의해 결정될 수 있다. 특히 결함있는 그룹라인은 상기 방법으로
확인될 수 있으며, 기본회로에 의해 야기된, 개별 그룹라인 사이 및 그룹라인과 다른 라인간에 고장난
전기 연결부도 마찬가지로 결정될 수 있다. 그룹라인의 인터럽션 및 연속성 테스트는 기본회로에 대한
기능성 검사와는 대조적으로 매우 고속으로 행해질 수 있다. 본 발명에 따른 테스트 회로를 이용하여
수행될 수 있는 테스트 실행은 매우 단기간에 높은 에러처리 범위를 나타내며, 이 에러처리 범위는 결함
있는 성분에 대한 효율적인 예비선택의 기초를 형성할 수 있다. 본 발명의 커다란 이점은 테스트 회로
가 회로면에서 매우 간단한 설계구조를 가질 수 있으며 반도체 기판에 추가적으로 구비되어야 할 단지
작은 개수의 성분만을 포함한다는 것이며, 이 결과 상기 테스트 회로는 동일한 반도체 기판상에서 영구
구성성분으로서 집적된다. 대부분의 경우에, 임의의 경우에 존재하는 테스팅되어야 할 회로의 회로 섹
션은 테스트 회로의 특정 구성성분을 위해 동시에 사용될 수 있으며, 이 결과 반도체 기판상에서 테스트
회로의 추가적으로 필요한 영역은 작다.
짧은 테스트 시간과 관련하여 유익한 본 발명의 개량에서, 제 1 테스트 신호를 모든 짝수번째 그룹라인
에 인가하고 제 2 테스트 신호를 모든 홀수번째 그룹라인에 인가하기 위해 사용될 수 있는 그룹라인에
할당된 스위칭 디바이스와, 각각 제 1 또는 제 2 테스트 신호가 인가되는 짝수번째 또는 홀수번째 그룹
라인으로부터 유도된 출력신호를 각각의 경우에 획득하는 그룹라인에 할당된 검출 디바이스가 제공될 수
있다. 이것은 두 개의 상이한 신호가 짝수번째 및 홀수번째 그룹라인에 인가되는 단일 테스트로, 동시
에 연속성 및 인터럽션에 대해 서로가 차례로 구동하는 그룹라인의 다중성을 테스팅하고 인접한 그룹라
인 사이에 단락 회로가 존재하는 지의 여부를 확인할 수 있게 한다.
본 발명에 따른 회로장치의 개량에서, 반도체 기판상에서 서로에 대해 차례로 놓이도록 형성되고 그룹라
인에 대해 가로지르는 방향으로 제공된 소정 개수의 집합라인이 제공될 수 있으며, 그룹라인과 집합라인
간의 각각의 교차점에는, 각각의 교차점의 그룹라인과 집합라인에 전기적으로 연결된 기본회로가 제공된
다. 기본회로는 바람직하게 매트릭스 형태로 배열되며, 각각의 그룹라인 또는 집합라인은 매트릭스 배
열의 각각의 행 또는 열에 동시에 할당된다. 이것은 그룹라인상에서의 테스트 신호와 각각의 기본회로
에 의해 그룹라인에 연결된 집합라인상에서의 테스트 신호와 비교하므로써 연속성에 대한 기본회로의 테
스팅 기능성을 촉진시키며, 이렇게하여 기본회로의 적절한 기능성에 대한 결론을 이끌어 낸다.
회로의 관점에서 특히 회로에 대한 간단한 개량에서, 제 1 또는 제 2 테스팅 신호를 통해 그룹라인에 스
위칭 하기 위한 선택라인에 의해 제공되고 구동되는 다수의 그룹라인에 대응하는 다수의 스위치와, 짝수
번째 그룹라인에 할당된 스위치의 제어입력이 제 1 선택라인과 공동으로 결합되는 제어입력과 홀수번째
그룹라인에 할당된 스위치의 제어입력이 제 2 선택라인과 공동으로 결합되는 제어입력이 제공될 수 있
다. 이 경우 각각의 그룹라인에 개별적으로 할당된 두 개의 선택라인 및 스위치는 반도체 기판상에 추
가적으로 형성되어야 할 테스트 회로의 성분만을 형성한다. 상기 선택라인 및 스위치는 모든 일반적인
반도체 기술(CMOS, TTL등)을 이용하여 실현될 수 있다. 테스트되어야 할 회로의 기본회로 및 그룹라인
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을 위해 사용되는 동일한 반도체 기술이 테스트 회로의 선택라인 및 스위치를 위해 사용된다면, 개발 및
제조 엔지니어링 관점에서 스위칭 디바이스를 위한 추가 지출은 여전히 작다.
결함있는 개별 그룹라인을 식별하기 위해, 제 1 테스트 신호를 단일 의 소정 그룹라인에 인가하고 제 2
테스트 신호를 그밖의 다른 그룹라인에 인가하는 스위칭 디바이스가 구비될 수 있다. 이 테스트는 임의
의 두 그룹사이의 단락회로의 탐지와 결함있는 그룹라인의 명백한 식별을 허용한다. 이 경우의 식별은
존재하는 그룹라인 만큼의 테스트 실행을 필요로 한다. 각각의 테스트 실행에 대해, 제 1 테스트 신호
가 단일의 소정 그룹라인에 인가되고 제 2 테스트 신호가 그밖의 다른 그룹라인에 인가된다.
특히 인접한 그룹라인 사이의 단락회로를 고속으로 식별하기 위해, 각각의 그룹라인에 할당되고 두 개의
선택라인에 의해 교대로 구동되고 할당된 그룹라인에 출력측상에서 결합되며, 입력측상에서 인가된 제 1
신호를 갖는 소정 그룹라인에 할당되고 입력측상에서 인가된 제 2 신호를 갖는 그 밖의 다른 그룹라인에
할당되는 스위치를 갖는 스위칭 디바이스;와 짝수번째 그룹라인에 할당된 제 1 검출 라인과 홀수번째 그
룹라인에 할당된 제 2 검출 라인과, 각각의 검출라인에 할당되고 각각의 그룹라인에 전기적으로 결합된
제어 입력을 갖는 검출 스위치를 갖는 검출 디바이스가 구비될 수 있으며, 상기 검출 스위치는 입력측
상에서 소정의 일정한 기준 접지전위로 연결되며 출력측상에서 짝수번째 그룹라인과 홀수번째 그룹라인
으로의 할당에 따라 제 1 또는 제 2 검출라인에 전기적으로 연결되며, 상기 검출 디바이스는 제 1 검출
라인에 연결된 제 1 전류 식별 회로와 제 2 검출라인에 연결된 제 2 전류 식별 회로를 갖는다. 만일 상
기 검출 디바이스가 짝수번째 및/또는 홀수번째 그룹라인상에서 스위칭 디바이스에 의해 짝수번째 및/또
는 홀수번째 그룹라인에 인가된 테스트 신호와 상이한 테스트 신호를 등록한다면, 이것은 적어도 두 개
의 인접한 그룹라인 사이에 적어도 하나의 단락회로, 또는 대안으로 결함있는 검출라인이 있다는 결론을
내릴 수 있게 한다.
결함있는 그룹라인을 식별하기 위해, 각각의 그룹라인에 할당된 신호 식별회로를 전기적으로 연결하는
검출 디바이스가 추가로 제공될 수 있다. 대부분의 경우에, 각각의 그룹라인에 할당되고 신호 식별회로
로서 사용될 수 있는 회로는 검출 디바이스를 위해 어떠한 추가의 회로 지출도 필요치 않은, 서두에서
설명한 고유유형의 반도체 회로의 경우에 존재한다.
이러한 설계는 검출 디바이스가 다수의 그룹라인에 할당되고 그룹라인과 신호 식별회로 사이에 연결되며
공통 선택라인을 통해 작동되는 다수의 선택 스위치를 갖는다는 점에서 더욱 개발될 수 있다. 이것은
선택 스위치를 금지 상태로 변경하므로써 소정전위에 있는 그룹라인을 분리시키는 것과, 그룹라인이 방
전되어 실제적으로 절연되는 지의 여부 또는 인접한 그룹라인 또는 기타 회로 섹션으로의 연결 고장을
의미하는 방전을 행하는 지를 테스팅할 수 있게 한다.
회로의 관점에서 특히 간단한 스위칭 디바이스의 구현에 있어서, 스위칭 가능한 연결부를 갖춘 인버터
또는 스위칭 트랜지스터를 구성하는 제 1 및 제 2 테스트 신호를 위한 스위치가 구비될 수 있다. 이들
구성성분은 본 발명에 따른 테스트 회로를 집적시킬 목적으로 반도체 기판상에 임의의 추가적인 제조 지
출 없이 제조될 수 있다.
특히 본 발명에 따른 회로장치의 바람직한 응용에서, 반도체기판상에 형성된 반도체 메모리의 메모리 셀
을 구성하는 그룹라인과 집합라인의 교차점에 기본회로가 구비될 수 있다. 그룹라인의 연속성, 인터럽
션 및 단락회로 테스팅은 특히 반도체 메모리의 경우에 시간을 절약하게 한다. 반도체 메모리의 메모리
셀의 프로그래밍, 소거 및 판독은 특히, 전기적으로 프로그래밍 가능하고 소거가능한 반도체 메모리가
포함되는 경우에, 상당량의 시간을 필요로 한다. 종래기술에 따른 테스팅 방법은 최대 50 ms/바이트를
필요로 하지만 본 발명에 따른 테스팅 방법은 전형적으로 약 50 ns/바이트 미만을 필요로 하며, 이것은
크기면에서 106 만큼의 차이에 해당한다.
모든 유형의 반도체 메모리에 대해, 워드 또는 비트 라인을 구성하는 그룹라인, 워드 또는 비트 라인을
구성하는 집합라인, 센스라인을 구성하는 검출라인, 상기 센스라인에 연결된 스위치를 구성하는 검출 스
위치, 상기 센스라인에 연결된 센스 증폭기를 구성하는 제 1 및 제 2 전류 식별회로, 및 어떠한 경우에
도 반도체 메모리에 존재하는 회로성분을 구성하는 비트 라인에 연결되며, 본 발명에 따른 회로에 의해
테스트를 수행하기 위해 유익하게 사용되는 센스 증폭기를 구성하는 신호 식별회로가 구비된다. 반도체
메모리에서, 이것은 검출회로를 위한 어떠한 추가 회로 지출을 필요로 하지 않으며, 이를 위해 이미 존
재하는 회로성분을 전용하여 사용할 수 있다.
선택라인과 각각의 워드라인에 할당된 스위칭 디바이스의 트랜지스터는 어떠한 경우에도 반도체 메모리
에 존재하며 워드라인에 할당된 워드라인 구동기의 업스트림에 유익하게 연결될 수 있다. 결과적으로,
이미 존재하는 비교적 복잡한 디바이스는 테스트 신호를 위해 필요한 전압을 발생시키는, 스위칭 디바이
스의 상당 부분을 위해 이용될 수 있다.
더욱이, 제로 전압과는 상이한 바람직하게는 포지티브 전압, 또는 제로 전압에 선택라인을 연결하는 변
환 스위칭 디바이스는 트랜지스터로 된 스위칭 디바이스의 업스트림에 연결되어지게 한다. 이를 위해,
이미 존재하는 접지연결은 제로전압 및 공급전압 또는, 예를들어 포지티브 전압을 위해 사용될 수 있는
반도체 기판상에서 이용가능한 또다른 전압을 위해 사용될 수 있다.
또다른 설계에서, 반도체 메모리에 존재하는 디바이스를 구성하는 비트라인에 프로그래밍 전압을 인가하
는 역할을 하는 비트라인에 연결된 스위칭 디바이스가 구비될 수 있다. 이 경우에 테스트 회로를 위해
회로에 대한 추가의 지출은 각각의 그룹라인에 대한 트랜지스터 또는 인버터 뿐만 아니라, 전체 메모리
매트릭스에 대한 선택라인 또는 절연라인 및 두 개의 선택라인에 있다. 스위칭 디바이스를 위한 프로그
래밍 전압 발생기 및 워드 라인 구동기 및 검출 디바이스를 위한 센스라인 및 센스 증폭기와 같은 테스
트 회로의 모든 기타 구성성분은 어떠한 경우에도 반도체 메모리에 존재한다.
반도체 메모리 특히 전기적으로 소거가능하고 프로그램가능한 반도체 메모리의 테스트를 위한 본 발명에
따른 테스트회로의 바람직한 응용에서, 다수의 프로세스-규정된 고장이 금속화 단락회로 및 폴리실리콘
단락회로 및 게이트 산화물 단락회로에 기여할 수 있는 사실로부터 유익하게 사용된다. 본 발명에 따른
테스트 회로는 셀을 프로그래밍하지 않고, 상기한 정적연결을 검사하며, 이렇게하여 매우 짧은 기간에
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높은 고장 처리범위를 허용한다.
도면의 간단한 설명
도 1은 워드라인 및 비트라인을 갖춘 EEPROM의 메모리 셀의 개략 구조도.
도 2는 제 1 실시예에 따른 EEPROM의 워드라인 테스트 및 센스라인 테스트를 위한 테스트 회로를 갖는
회로장치의 개략적인 회로도.
도 3a는 제 2 실시예에 따른 EEPROM의 워드라인 테스트 및 센스라인 테스트를 위한 테스트 회로를 갖는
회로장치의 개략적인 회로도.
도 3b는 도 3a에 예시된 회로장치에 포함된 인버터의 내부 구조의 개략적인 회로도.
도 4는 제 3 실시예에 따른 전압 감지 증폭기를 갖춘 EEPROM의 비트라인 테스트를 위한 테스트 회로를
갖는 회로장치의 개략적인 회로도.
도 5는 제 3 실시예에 따른 전류 감지 증폭기를 갖춘 EEPROM의 비트라인 테스트를 위한 테스트 회로를
갖는 회로장치의 개략적인 회로도.
도 6은 전류 감지 증폭기를 갖춘 EEPROM의 비트라인 테스트를 위한 테스트 회로를 갖는 회로장치의 개략
적인 회로도.
실시예
본 발명의 추가 특징, 이점 및 장점은 도면을 참조하여 바람직한 실시예에 대한 다음 설명으로부터 명백
해진다.
본 발명에 따른 테스트 회로는 특히 전기적으로 프로그램가능하고 소거가능한 반도체 메모리에 유익하게
이용될 수 있기 때문에, 대표적인 실시예는 모두 OTP(one-time programmable) 또는 플래시(멀티플라이
프로그램가능)메모리 셀을 갖는 전기적으로 프로그램가능하고 소거가능한 반도체 메모리에 대해 상세히
설명한다. 도 1은 전기적으로 프로그램가능하고 소거가능한 반도체 메모리의 개별 메모리 셀을 예시한
다. 본 발명에 따른 회로응용 분야는 프로그램가능 판독전용 메모리 또는 기타 비휘발성 메모리에 한정
되기 보단, 등변형으로 배열된 기본회로를 갖는 기타 논리회로 및 임의의 기타 메모리 유형에 까지 확대
된다.
도 1은 제어전극(1), 부동전위 전극(2), 드레인 전극(3) 및 소스 전극(4)을 포함하는 기본회로의 예로서
메모리 셀(7)을 도시한다. 부동전위 전극(2)은 절연재(5)에 의해 포위된다. 제어전극(1)은 메모리
셀(7)에 초과 세로좌표로 된 행에 할당된 워드라인(WL)에 전기적으로 연결되고, 드레인 전극(3)은 초과
세로좌표로 된 열에 할당된 비트라인(BL)에 전기적으로 연결된다. 메모리 셀의 소스 연결부(4)는 상호
연결되고 공통으로 한정된 전위를 갖는다. 이 메모리 셀 기능은 다음과 같다. 부동전위 전극(2)의 충
전 및 비충전 상태는 메모리 셀의 두 상태에 대응한다. 프로그래밍을 위해, 드레인 전극(3)에 대해 포
지티브 고전압을 제어전극(1)에 인가하므로써 부동전위 전극(2)에 전하가 주입된다. 포지티브 고전압
값은 전형적으로 약 18 볼트이다. 소거를 위해, 드레인 전극(3)에 대해 네거티브 고전압을 인가하므로
써 홀이 부동전위 전극(2)에 주입되거나, 전자가 부동전위 전극(2)으로부터 제거되며, 그 값은 전형적으
로 -12볼트이다. 크기가 공급전압을 초과하는 이들 전압은 절연재(5)에 의해 증강되는 전위 장벽을 극
복하기 위해 필요하다. 고 전계강도로 인해, 전자가 절연재의 전위장벽을 뚫고 지나갈 수 있거나("파울
러-노드하임 효과"), 드레인 전극 근처에서 생긴 열 전자는 절연재를 극복할 수 있다("채널 열 전자 효
과"). 판독을 위해, 약 5 볼트의 포지티브 전압이 제어전극(1)과 드레인 전극(3) 사이에 인가되며, 이
포지티브 전압은 부동전위 전극(2)의 충전상태를 변경시키는 데 충분치 못하다.
도 2는 일반적인 그룹라인으로서 참조되는, 반도체 기판(26)상의 등변형 배열로 소정 개수의
워드라인(WL0,WL1,WL2,WL3)을 가지며, 일반적인 비트라인으로서 참조되는, 반도체 기판(26)상에서 서로
에 대해 나란히 위치하는 소정갯수의 워드라인에 대해 가로방향으로 형성된 비트라인(BL0,BL1,BL2,BL3)
을 갖는 본 발명에 따른 회로장치의 제 1 실시예를 도시한다. 기본회로로 참조되는 전기적으로 프로그
램가능하고 소거가능한 반도체 메모리(28)의 메모리 셀(7)은 워드라인과 비트라인의 교차점에 각각 연결
된다. 워드라인(WL0 내지 WL3)을 구동하기 위해, 공지된 방식으로 디코더 회로(상세히 도시되지 않음)
를 주소지정하기 위해 워드라인 구동기(8)가 제공된다. 메모리 셀(7)로부터 비트라인(BL0 내지 BL3)상
에 있는 데이터 내용을 판독하기 위해, 동작방법 및 구조가 당업자에게 마찬가지로 익숙한 센스 증폭기
회로(6)가 제공된다. 워드라인(WL0 내지 WL3)은 센스라인(15 및 16) 및 센스라인 트랜지스터(13,14)를
통해 센스 증폭기(29)에 연결되며, 센스라인(15 및 16)은 레지스터(17)와 함께 분압기를 통해
공급전압(Vdd)에 연결되며, 이 결과 센스 증폭기(29)는 전류 식별회로로서 동작한다. 워드라인
구동기(8), 센스 증폭기 회로 및 센스라인(15 및 16)을 갖춘 전류 센스 증폭기 회로(29)는 전기적으로
프로그램가능하고 소거가능한 반도체 메모리의 구성요소로서, 당업자에게 공지된 회로성분이고, 결과적
으로 이것들의 기능에 대한 더 이상의 설명을 필요로 하지 않는다. 본 발명에 따라, 선택라인(11 및
12)과 스위칭 트랜지스터(9)를 포함하는 스위칭 디바이스(30)가 제공되며 이것의 동작은 아래에서 상세
히 설명된다.
다음 테스트 실행은 도 2에 도시된 제1 실시예를 이용하여 수행될 수 있다. 짝수번째 워드라인(WL0,
WL2)은 워드라인 구동기(8)에 의해 선충전되고, 스위칭 디바이스(30)의 스위칭 트랜지스터(9)에 의해 분
리된다. 판독 전압은 스위칭 트랜지스터(10)를 통해 워드라인 구동기(8)에 의해 홀수번째
워드라인(WL1, WL3)에 인가된다. 전류는 두 센스라인(16 또는 16)중의 하나에만 흐르도록 허용된다.
전류가 전류 센스 증폭기(29)에 의해 센스라인(15 또는 16)에서 검출된다면, 단락회로가 두 인접한 워드
라인(WL0, ..., WL3) 사이에 존재하거나 디코더 고장이 존재한다. 전류가 센스라인(15 또는 16)중의 하
나에서 검출되지 않는다면, 센스라인(16)이 인터럽트되거나 디코더 고장이 존재한다. 테스트 실행은 상
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호변경되는 홀수번째 워드라인(WL1, WL3)과 짝수번째 워드라인(WL0, WL2)의 역할과 함께 반복된다. 그
러므로 이러한 테스트 실행은 인접한 워드라인(WL0, ..., WL3)사이의 단락회로, 센스라인(15,16)의 인터
럽션 또는 디코더 고장이 존재할 수 있다. 예를들어, 인접한 워드라인(WL0, ..., WL3)사이의 단락회로
는 금속화 단락회로 또는 폴리실리콘 단락회로일 수 있으며, 기본회로의 전극에 인접하는 산화물 층으로
서 야기될 수 있다. 이 테스트 실행에서,상기 연결은 통계적으로 메모리 셀(7)을 프로그래밍하지 않고
검사된다. 이것은 비교적 단기간에 넓은 범위 고장을 처리한다.
도 3a에 도시된 바와 같은, 본 발명에 따른 회로장치의 제 2 실시예는 테스트 신호-발생 스위칭 디바이
스(30)의 구조 관점에서 도 2에 도시된 제 1 실시예와 상이하다. 스위칭 트랜지스터(9,10) 및
선택라인(11,12) 대신에, 이 스위칭 디바이스(30)는 워드라인(WL0, ..., WL3)에 각각 할당되고
워드라인(WL0, ..., WL3)으로의 출력측에 결합되는 인버터(18)를 가진다. 인버터(18)의 전압 공급단자
의 접지연결은 상호연결되고 절연 스위치로서 동작하는 트랜지스터(20)와 절연라인(19)을 통해 접지(27)
에 연결된다. 이들 인버터(18)는 반도체 메모리에 워드라인 구동기(8)와 같이 이미 존재한다. 제 1 실
시예의 경우에서와 같이, 비트라인(BL0, ... ,BL13)에 할당된 센스 증폭기(6), 센스라인(15,16), 센스
라인 트랜지스터(13,14) 및 센스라인(15,16)에 각각 할당된 센스 증폭기(29)는 레지스터(17)를 통하여
공급전압(Vdd)에 연결되며 검출 디바이스(31)에서 사용되는 전류 식별회로로서 동작한다. 도 3b는 p-채
널 트랜지스터(32) 및 n-채널 트랜지스터(33)에 의해 형성된 일련의 회로를 포함하며, 이 일련의 회로는
공급전압과 절연라인에 의해 연결되는, 인버터(18)의 내부 구조를 나타낸다. 트랜지스터(32,33)의 공통
제어 연결부는 인버터(18)의 입력에 대응하고, 트랜지스터(32,33)의 공통 연결 포인트는 인버터(18)의
출력에 대응한다.
다음 테스트 실행은 도 3a 및 3b에 도시된 바와 같은 제 2 실시예를 이용하여 수행될 수 있다. 절연 라
인(19)에 할당된 절연 스위치(20)는 초기에 온 상태에 있으며, 이 결과 인버터(18)의 두 공급 전압 단자
는 공급전압(Vdd)과 접지(27) 사이에 연결된다. 워드라인(WLn)이 선택되고 판독전압은 그것에 할당된 인
버터(18)에 의해 인가된다. 기타 워드라인(WLn')(n' n)은 그것에 할당된 인버터(18)에 의해 제로 볼
트로 액티브로 구동된다. 절연 스위치(20)는 이제 스위칭 오프되고, 이 결과 워드라인(WLn 및 WLn')에
할당된 모든 인버터(18)는 접지 공급으로부터 분리된다. 결과적으로, 제로 볼트로 선충전된
워드라인(WLn')은 더 이상 비부동이 아니다. 단락회로가 워드라인(WLn)과 인접한 워드라인(WLn') 사이
에 존재하면, 여기서 n' = n-1 또는 n' = n 1 이고, 워드라인(WLn)에 할당된 인버터(18)는 판독전압과
제로전압 사이에 놓인 전압에 단락회로를 통해 연결된 인접한 워드라인(WLn')을 구동한다. 이 경우에,
전류는 두 센스라인(15,16)에 흐르고 센스 증폭기(29)에 의해 검출된다. 두 센스라인(15,16)에서의 전
류는 선택된 워드라인(WLn)과 인접한 워드라인(WLn') 사이에 단락회로가 있음을 지시하거나, 디코더 고
장이 있음을 지시할 수 있다. 전류가 임의의 센스라인(15,16)에 의해 검출되지 않는다면, 선택된 워드
라인(WLn) 또는 센스라인(15 또는 16)중의 하나는 인터럽트되거나, 디코더 고장이 존재한다. 각각의 테
스트 실행을 위해, 각각의 워드라인(WL0, ...,WL3)은 판독전압이 인가되는 워드라인(WLn)으로서 연속적
으로 선택된다. 반도체 기판(26)상에 이미 존재하고 센스라인(15,16)에 할당된 센스 증폭기(29)가 전류
센스 증폭기로서 설계되지 아니하고, 결과적으로 공급전압(Vdd)에 전류경로를 보장하지 않는다면, 레지스
터 모드에서 트랜지스터 또는 부하 엘리먼트로서 동작하는 레지스터를 도입할 것이 필요하다. 이 방식
으로, 고 임피던스 전압 센스증폭기도 전류 식별회로(29)로서 사용될 수 있다.
도 4는 본 실시예에서 그룹라인을 나타내고, 결함있는 비트라인(BL0, ..., BL3)을 식별하는 비트 라인
테스트를 위한 본 발명에 따른 회로장치의 제 3 실시예를 나타내며, 다음 대표적인 실시예는 전압 검출
기로서 동작하는 센스 증폭기(6)를 갖는 전기적으로 프로그램가능하고 소거가능한 반도체 메모리(28)는
비트라인(BL0, ..., BL3)에 연결되고 검출 디바이스(31)를 형성한다. 각각의 비트라인(BL0, ... ,
BL3)에 할당된 스위칭 트랜지스터(9,10)는 소정 포지티브 전압(V )과 접지(27) 사이에 스위칭될 수 있는
변경 스위치(21)와 비트라인(BL0, ..., BL3) 사이에 테스트 신호-발생 스위칭 디바이스(30)로서 연결된
다. 짝수번째 비트라인(BL0, BL2)에 할당된 스위칭 트랜지스터(9)의 제어입력은 상호연결되고 제 1 선
택라인(11)에 연결된다. 홀수번째 비트라인(BL1, BL3)에 할당된 스위칭 트랜지스터(10)의 제어입력은
상호연결되고 제 2 선택라인(12)에 연결된다. 각각의 비트라인(BL0, ..., BL3)에 할당된 고 임피던스
입력을 갖는 센스 증폭기(6)는 전압센서로서 동작하며 이미 반도체 기판상에 존재하는 검출
디바이스(31)를 형성한다.
다음 테스트 실행은 도 4에 예시된 제 3 실시예를 이용하여 수행될 수 있다. 모든 워드라인(WL0,
...,WL3) 및 모든 메모리 셀의 소스 전극(4)의 공통 연결부는 전체 테스트 시퀀스 동안 제로 볼트에 있
다. 모든 비트라인(BL0, ..., BL3)은 포지티브 전압(V )으로 스위칭되는 변경 스위치(21)와
선택라인(11,12)을 통해 구동되는 트랜지스터(9,10)에 의해 포지티브 전압(V )으로 선충전된다. 만일 센
스 증폭기(6)가 모든 비트라인(BL0, ..., BL3)에 대한 후속하는 판독 동안 제로 전압레벨을 등록하다면,
대응하는 비트라인(BL0, ..., BL3)은 인터럽트된다. 짝수번째 비트라인(BL0, BL2)은 그후 접지(27)로
스위칭되는 변경 스위치(27)와 스위칭 온된 트랜지스터(9)에 의해 제로 볼트로 되는 반면에, 홀수번째
비트라인(BL1, BL3)은 스위칭 오프된 트랜지스터(10)의 결과로서 플로우팅된다. 모든 비트라인(BL0,
..., BL3)에 대한 후속하는 판독 동안, 제로 전압 레벨은 짝수번째 비트라인(BL0, BL2)의 센스
증폭기(6)에 반드시 존재하여야하며 선충전된 포지티브 전압(V )은 홀수번째 비트라인(BL1, BL3)의 센스
증폭기(6)에 반드시 존재하여야 한다. 만일 제로 전압 레벨이 홀수번째 비트라인(BL1, BL3)에서 측정된
다면, 홀수번째 비트라인(BL1, BL3)과 인접한 짝수번째 비트라인(BL0, BL2) 사이에 단락회로가 존재하거
나, 관련 홀수번째 비트라인(BL1, BL3)이 인터럽트되며 결과적으로 포지티브 전압(V )으로 선충전되지 않
는다. 테스트 시퀀스는 상호 역할을 변경하는 짝수번째 비트라인(BL0, BL2)과 홀수번째 비트라인(BL1,
BL3)으로 반복된다.
도 5는 도 4에 도시된 제 3 실시예를 본질적으로 확대한 제 4 실시예를 나타낸다. 제 3 실시예와 대조
적으로, 센스 증폭기(6)는 전류센서로서 동작한다. 테스트 실행 동안 선택 스위치로서 동작하는 트랜지
스터(22)는 추가적으로 각각의 비트라인(BL0, ..., BL3)과 센스 증폭기(6) 사이의 비트라인(BL0, ...,
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BL3)에 개재된다. 선택 스위치(22)의 제어 입력은 선택라인(23)에 공동으로 결합된다.
다음의 4개 테스트 실행은 도 5에 예시된 제 4 실시예를 이용하여 수행될 수 있다. 메모리 셀(7)의 소
스전극(4)의 공통 연결부와 모든 워드라인(WL0, ..., WL3)은 모든 테스트 실행 동안 제로 전압 레벨에
있다. 제 1 테스트 실행 동안 선택 스위치(22)는 선택라인(23)에 의해 초기에 스위칭 오프되고 모든 비
트라인(BL0, ..., BL3)은 분리되고 센스 증폭기(6)에 의해 판독된다. 전류가 센스 증폭기(6)중의 하나
에 의해 검출된다면, 예를들어 금속 입자에 의해 야기된 워드라인(WL0, ... , WL3)과 함께 직접적인 단
락회로 또는 터널 산화물 인터-폴리 유전체 파괴가 대응하는 비트라인(BL0, ..., BL3)에 존재한다. 제
2 테스트 실행 동안 모든 비트라인(BL0, ..., BL3)은 공급전압(Vdd)을 선택라인(11,12)에 인가하므로써
제로볼트로 구동되고 센스 증폭기(6)에 의해 판독된다. 전류가 센스 증폭기(6)중의 하나에 의해 검출되
지 않는다면, 대응하는 비트라인(BL0, ..., BL3)은 인터럽트된다. 제 3 테스트 실행은 짝수번째 비트라
인(BL0, BL2)은 제로볼트가 되게하고 홀수번째 비트라인(BL1, BL3)은 플로우팅되게 한다.
비트라인(BL0, ..., BL3)이 센스 증폭기(6)를 통해 판독되기 전에, 짝수번째 비트라인(BL0, BL2)에 할당
된 센스 증폭기(6)는 반드시 전류를 검출해야 하며, 홀수번째 비트라인(BL1, BL3)에 할당된 센스
증폭기(6)는 반드시 전류를 검출하지 않아야 한다. 전류가 홀수번째 비트라인(BL1, BL3)에 흐른다면,
저 임피던스 단락회로는 두 개의 비트라인(BL0, ..., BL3) 사이에 존재한다. 상기 검출은 스위칭 디바
이스(30)의 트랜지스터(9,10)가 하나 이상의 센스 증폭기(6)를 제로 볼트로 구동할 수 있다는 가정을 기
초로 한다. 테스트 실행의 단점은 일정 조건에서, 두 개의 비트라인(BL0, ..., BL3) 사이의 고 임피던
스 단락회로는 비구동되는 비트라인(BL0, ..., BL3)에 충분한 전류를 생기게 하지 않고 이렇게하여 결과
적으로 식별되지 않는다. 제 3 테스트 실행은 상호 역할을 변경하는 짝수번째 비트라인(BL0, BL2)과 홀
수번째 비트라인(BL1, BL3)으로 반복된다. 제 4 테스트 실행에서, 선택 스위치로서 동작하는 트랜지스
터(22)는 고 임피던스 단락회로가 식별되어 질 수 있게 한다. 모든 비트라인(BL0, ..., BL3)은 초기에
스위치(9,10)에 의해 접지(27)로부터 분리되며 그후 센스 증폭기(6)를 통해 포지티브 레벨(V )로 구동된
다. 센스 증폭기(6)는 선택 스위치(22)를 스위칭 오프시키므로써 분리되며, 이 결과 비트라인(BL0,
..., BL3)상의 전하는 보존된다. 그후, 짝수번째 비트라인(BL0, BL2)은 공급전압(Vdd)을 제 1
선택라인(11)에 인가하므로써 소정 시간 동안 제로볼트에서 액티브로 구동되는 반면에, 홀수번째 비트라
인(BL1, BL3)은 제로 전압을 제 2 선택라인(12)에 인가하므로써 포지티브 레벨(V )에서 플로우팅된다.
이러한 소정 시간 동안, 플로우팅 전위 비트라인(BL1, BL3)은 두 개의 비트라인(BL0, ..., BL3) 사이에
존재할 수 있는 고 임피던스 단락회로를 통해 방전될 수 있다. 소정 시간 경과 후, 모든 비트라인(BL0,
..., BL3)은 개방된 선택 스위치에 의해 판독되고 단기간내에 센스 증폭기(6)로부터 다시 분리된다. 이
것은 고 임피던스 단락회로를 통해 방전된 비트라인(BL0, ..., BL3)이 또다시 포지티브 레벨(V )로 변경
되고, 결과적으로 결함이 식별되지 않은 채 남아 잇을 것이기 때문에 필요하다. 짝수번째
비트라인(BL0, BL2) 및 홀수번째 비트라인(BL1, BL3)의 결과는 각각 전류 및 비전류 상태에 대응한다.
만일 전류가 홀수번째 비트라인(BL1, BL3)에서 검출된다면, 단락회로는 두 개의 비트라인(BL0, ...,
BL3) 사이에 존재한다. 테스트 시퀀스는 짝수번째 비트라인(BL0, BL2) 및 홀수번째 비트라인(BL1, BL3)
의 역할의 상호변경으로 반복되고, 여기서, 제로 전압이 제 1 선택라인(11)에 인가되고 공급전압(Vdd)이
제 2 선택라인(12)에 인가된다.
도 6은 테스트 신호-발생 스위칭 디바이스(30)가 검출 디바이스(30)와 동일한 메모리 매트릭스 측상에
위치되는 제 5 실시예를 예시한다. 이것은 비트라인(BL0, ...,BL3)에 대한 어떠한 연속성 테스트도 수
행될 수 없으며, 전압은 프로그래밍 경로를 통해 비트라인(BL0, ...,BL3)에 인가될 수 있으며, 이렇게하
여 트랜지스터를 절약한다. 각각의 비트라인(BL0, ...,BL3)은 스위칭 트랜지스터(9,10)를 통해 랫치회
로(24,25)에 연결된다. 센스 증폭기회로(6)는 구동기 및 전류센서로서 동작하며 따라서 동시에 검출 디
바이스(31) 및 스위칭 디바이스(30)의 구성성분으로서 동작한다. 비트라인(BL0, ...,BL3)상의
랫치회로(24,25)로부터 원격에 있는 스위칭 트랜지스터(9,10)의 전극의 결합 포인트는 선택 스위치(22)
와 메모리 셀(7) 사이에 있다. 짝수번째 비트라인(BL0, BL2)에 할당된 스위칭 트랜지스터(9)의 제어입
력은 제 1 선택라인(11)에 합동으로 결합된다. 홀수번째 비트라인(BL1, BL3)에 할당된 스위칭 트랜지스
터(10)의 제어입력은 제 2 선택라인(12)에 결합된다.
다음의 4개 테스트 실행은 도 6에 예시된 바와 같이 제 5 실시예를 이용하여 수행될 수 있다. 메모리
셀(7)의 소스 전극(4)의 공통 접속과 모든 워드라인(WL0, ...,WL3)은 모든 4개 테스트 실행 동안 제로
전압 레벨에 있다. 제 1 테스트 실행 동안, 스위치(9,10)는 선택라인(11,12)에 의해 초기에 스위칭 오
프되며 모든 비트라인(BL0, ...,BL3)은 분리되며 선택 스위치(22)를 폐쇄하여 센스 증폭기(6)를 통해 판
독된다. 센스 증폭기(6)중의 하나가 전류를 등록하면, 금속 입자에 의해 야기된 워드라인(WL0,
...,WL3)과 함께 직접 단락회로 또는 터널 산화물 인터-폴리 유전체 파괴가 상기 센스증폭기(6)에 할당
된 비트라인(BL0, ...,BL3)에 존재한다. 제 2 테스트 실행 동안, 제로전압을 랫치회로(24,25) 및 제 2
선택라인(12)에 인가한 결과 및, 공급전압(Vdd)을 제 1 선택라인(11)에 인가한 결과로서, 짝수번째 비트
라인(BL0, BL2)은 제로 볼트로 되고, 반면에 홀수번째 비트라인(BL1, BL3)은 플로우팅으로 된다. 만일
모든 비트라인(BL0, ...,BL3)이 센스 증폭기(6)를 통해 판독된다면, 짝수번째 비트라인(BL0, BL2)에 할
당된 센스 증폭기(6)는 전류를 등록해야 하며 홀수번째 비트라인(BL1, BL3)에 할당된 센스 증폭기(6)는
어떠한 전류도 등록하지 않아야 한다. 만일 전류가 홀수번째 비트라인(BL1, BL3)에 흐른다면, 저 임피
던스 단락회로는 두 개의 비트라인(BL0, ...,BL3) 사이에 존재한다. 이 검출은 스위칭 디바이스(30)의
트랜지스터(9,10)가 하나 이상의 센스 증폭기(6)를 제로 볼트로 구동할 수 있다는 가정에 기초한다. 이
러한 상황에서, 테스트 실행의 단점은, 두 개의 비트라인(BL0, ...,BL3) 사이의 고 임피던스 단락회로는
비구동 비트라인(BL0, ...,BL3)에서 충분한 전류를 야기하지 않으며 결과적으로 식별되지 않은 상태로
남아있다. 제 2 테스트 실행은 짝수번째 비트라인(BL0, BL2)과 홀수번째 비트라인(BL1, BL3)이 상호 역
할을 변경하므로써 반복된다. 제 3 테스트 실행에서, 선택 스위치로서 동작하는 트랜지스터(22)는 고
임피던스 단락회로가 식별되어 질 수 있게 한다. 모든 랫치회로(24,25)는 초기에 공급전압(Vdd)에 연결
되고 비트라인(BL0, ...,BL3)은 스위칭 오프되는 선택 스위치(22)에 의해 센스 증폭기(6)로부터 분리된
다. 후에, 모든 비트라인(BL0, ...,BL3)은 랫치회로(24,25)를 통해 공급전압(Vdd)으로 된다.
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랫치회로(24,25)는 스위칭 오프되는 스위치(9,10,22)의 결과로서 분리되며, 비트라인(BL0, ...,BL3)상의
전하는 보존된다. 모든 랫치회로는 제로전압에 연결된다. 짝수 번호로 된 비트라인(BL0, BL2)은 이제
소정 시간 동안 제로 볼트로 구동되며, 홀수 번호로 된 비트라인(BL1, BL3)은 포지티브 레벨(V )에서 플
로우팅한다. 이 소정시간 동안, 플로우팅 전위 비트라인(BL1, BL3)은 두 개의 비트라인(BL0, ...,BL3)
사이에 존재하는 고-임피던스 단락회로를 통해 방전될 수 있다. 소정 시간 경과후, 모든 비트라인(BL0,
...,BL3)은 개방된 선택 스위치(22)에 의해 판독되고, 단기간내에 랫치회로(24,25)에 의해 제로전압으로
된다. 이것은 고-임피던스 단락회로에 의해 방전된 비트라인(BL0, ...,BL3)이 단기간내에 포지티브 레
벨(V )로 또다시 충전되고, 결과적으로 결함이 식별되지 않은 채 남아있게 될 것이므로 필요하다. 짝수
번째 비트라인(BL0, BL2) 및 홀수번째 비트라인(BL1, BL3)의 결과는 각각 전류 및 비전류 상태에 대응한
다. 만일 전류가 홀수번째 비트라인(BL1, BL3)에서 흐른다면, 단락회로는 두 개의 비트라인(BL0, ...,
BL3) 사이에 존재한다. 테스트 시퀀스는 짝수번째 비트라인(BL0, BL2) 및 홀수번째 비트라인(BL1, BL3)
의 역할의 상호변경으로 반복되고, 여기서, 제로 전압이 제 1 선택라인(11)에 인가되고 공급전압(Vdd)이
제 2 선택라인(12)에 인가된다.
(57) 청구의 범위
청구항 1
서로에 대해 동일하도록 반도체 기판(26)상에 형성되는 다수의 전자 기본회로(7)가 연결되고 반도체 기
판(26)상에 등변형 배열로 서로에 대해 차례로 형성되는 소정 개수의 그룹라인(WL0, ...,WLm, BL0, ...,
BLm)을 가지며, 그룹라인(WL0, ...,WLm, BL0, ..., BLm) 및/또는 기본회로(7)의 전자기능적 성능을 검사
하는 테스트 회로가 구비되는 회로장치에 있어서,
상기 테스트 회로는 상기 회로장치의 반도체 기판(26)상에 집적방식으로 형성되며, 그룹라인(WL0,
...,WLm, BL0, ...,BLm)에 할당되고 제 1 테스트 신호가 적어도 하나의 소정 그룹라인(WLn, BLn)에 인가
될 수 있게 하며 상기 제 1 테스트 신호와 상이한 테스트 레벨을 갖는 제 2 테스트 신호가 상기 소정 그
룹라인(WLn, BLn)과 관련하여 바로 인접하도록 배치된 또다른 그룹라인(WLn', BLn', n'=n-1, n'=n 1)에
인가될 수 있게 하는 스위칭 디바이스(30)를 가지며,
그룹라인(WL0, ...,WLm, BL0, ...,BLm)에 할당되고 상기 제 1 및 제 2 테스트 신호가 각각 인가되는 그
룹라인(WLn, BLn 또는 WLn', BLn')으로부터 유도된 출력신호를 획득하는 검출 디바이스(31)가 구비되는
것을 특징으로 하는 회로장치.
청구항 2
제 1 항에 있어서,
상기 그룹라인(WL0, ...,WLm, BL0, ...,BLm)에 할당된 스위칭 디바이스(30)는 상기 제 1 테스트 신호를
모든 짝수번째 그룹라인(WL0, WL2,..., BL0, BL2,...)에 인가하는 데 사용될 수 있고 상기 제 2 테스트
신호를 모든 홀수번째그룹라인(WL1, WL3,..., BL1, BL3, ...)에 인가하는 데 사용될 수 있으며, 상기 그
룹라인(WL0, ...,WLm, BL0, ..., BLm)에 할당된 검출 디바이스(31)는 각각의 경우에 상기 제 1 또는 제
2 테스트 신호가 인가되는 짝수번째 그룹라인 또는 홀수번째 그룹라인(WL0, WL2,..., BL0, BL2, ... 또
는 WL1, WL3,..., BL1, BL3, ...)으로부터 유도된 출력신호를 획득하는 것을 특징으로 하는 회로장치.
청구항 3
제 1 항 또는 제 2 항에 있어서,
반도체 기판(26)상에서 서로에 대해 차례로 놓이도록 형성된 소정 개수의 집합라인(BL0, ..., BLq 또는
WL0, ..., WLq)이 상기 그룹라인(WL0, ...,WLm, BL0, ..., BLm)에 대해 가로방향으로 구비되며, 상기 그
룹라인과 집합라인의 각각의 교차점에는 각각의 교차점에 대해 상기 그룹라인과 집합라인에 전기적으로
연결된 기본회로(7)가 구비되는 것을 특징으로 하는 회로장치.
청구항 4
제 1 항 내지 제 3 항중 어느 한 항에 있어서,
다수의 그룹라인(WL0, ...,WLm, BL0, ..., BLm)에 대응하는 다수의 스위치(9, 10, 18)가 제공되며 이
스위치는 상기 제 1 또는 제 2 테스트 신호를 통해 한 그룹라인(WL0, ...,WLm, BL0, ..., BLm)에 스위칭
시키기 위한 선택신호에 의해 구동되는 것을 특징으로 하는 회로장치.
청구항 5
제 1 항 내지 제 4 항중 어느 한 항에 있어서,
짝수번째 그룹라인(WL0, WL2,..., BL0, BL2, ...)에 할당된 스위치(9)의 제어입력은 제 1 선택라인(11)
에 공동으로 결합되며 홀수번째 그룹라인(WL1, WL3,... , BL1, BL3, ...)에 할당된 스위치(10)의 제어
입력은 제 2 선택라인(12)에 합동으로 결합되는 것을 특징으로 하는 회로장치.
청구항 6
제 1 항에 있어서,
스위칭 디바이스(30)는 상기 제 1 테스트 신호를 단일의 소정 그룹 라인(WLn)에 인가하며 상기 제 2 테
스트 신호를 다른 모든 그룹 라인(WLn', n' n)(도 3a)에 인가하는 것을 특징으로 하는 회로장치.
11-7
공개특허특2000-0005054
청구항 7
제 1 항 또는 제 2 항에 있어서,
각각의 그룹라인(WL0, ...,WLm, BL0, ...,BLm)에 할당된 스위치(9,10)를 갖는 스위칭 디바이스(30)는 두
개의 선택라인(11, 12)에 의해 교대로 구동되며 할당된 그룹라인(WL0, WL2, ..., BL0,BL2, ... 또는
WL1, WL3,..., BL1, .BL3, ...)에 대한 출력측상에서 연결되며, 소정 그룹라인(WL1, ...,WLm, BL1, ...,
BLm)에 할당된 스위치(9,10)는 입력측상에서 인가된 제 1 입력신호를 가지며, 또다른 그룹라인(WL1,
WL3,..., BL1, BL3, ... 또는 WL0, WL2,..., BL0, BL2, ...)에 할당된 스위치(10,9)는 입력측상에서 인
가된 제 2 입력신호를 가지는 것을 특징으로 하는 회로장치.
청구항 8
제 1 항 또는 제 2 항에 있어서,
상기 검출 디바이스(30)는 짝수번째 그룹라인에 할당된 제 1 검출라인(15)과, 홀수번째 그룹라인에 할당
된 제 2 검출라인(16)과, 각각의 그룹라인(WL0, ... ,WLm, BL0, ..., BLm)에 할당되고 상기
그룹라인(WL0, ...,WLm, BL0, ..., BLm)에 전기적으로 결합된 제어입력을 갖는 검출 스위치(13,14)를 가
지며, 상기 검출 스위치는 각각 짝수번째 그룹라인 또는 홀수번째 그룹라인(WL0, WL2,..., BL0, BL2,
... 또는 WL1, WL3,..., BL1, BL3, ...)으로의 할당에 따라, 각각 상기 제 1 또는 제 2 검출라인(15 또
는 16)에 출력측상에서 전기적으로 연결되며 미리 정해진, 일정한 기준-접지 전위로 입측상에서 연결되
는 것을 특징으로 하는 회로장치.
청구항 9
제 8 항에 있어서,
상기 검출 디바이스(30)는 상기 검출라인(15 또는 16)에 연결된 각각의 전류 식별 회로(29)를 갖는 것을
특징으로 하는 회로장치.
청구항 10
제 1 항 또는 제 2 항에 있어서,
상기 검출 디바이스(30)는 각각의 그룹라인(WL0, ...,WLm, BL0, ..., BLm)에 할당된 전기적으로 연결된
신호 식별회로(6)를 갖는 것을 특징으로 하는 회로장치.
청구항 11
제 10 항에 있어서,
상기 검출 디바이스(30)는 다수의 그룹라인(WL0, ...,WLm, BL0, ..., BLm)과 신호 식별회로(6) 사이에
연결되고 공통 선택라인(23)에 의해 작동되는, 상기 다수의 그룹라인에 대응하여 할당된 다수의 선택 스
위치(22)를 갖는 것을 특징으로 하는 회로장치.
청구항 12
제 4 항에 있어서,
스위칭 트랜지스터(9,10) 또는 인버터(18)를 구성하는 제 1 또는 제 2 테스트 신호를 위한 스위치에는
스위칭가능한 접지연결이 구비되는 것을 특징으로 하는 회로장치.
청구항 13
제 3 항 내지 제 12 항중 어느 한 항에 있어서,
그룹 라인 및 집합 라인(WL0, ...,WLm 및 BL0, ..., BLm)의 교차점에 있는 기본회로(7)는 반도체
기판(26)상에 형성된 반도체 메모리의 메모리 셀(7)을 구성하는 것을 특징으로 하는 회로장치.
청구항 14
제 1 항 내지 제 13 항중 어느 한 항에 있어서,
상기 그룹 라인은 워드라인 또는 비트라인(WL0, ...,WLm 또는 BL0, ...,BLm)을 구성하며, 상기 집합 라
인은 비트라인 또는 워드라인(BL0, ...,BLm 또는 WL0, ..., WLm)을 구성하며, 상기 검출라인은
센스라인(15,16)을 구성하며, 상기 검출 스위치는 센스라인(15,16)에 연결된 스위치(13,14)를 구성하며,
상기 제 1 및 제 2 전류 식별회로는 상기 센스라인에 연결된 센스 증폭기(29)를 구성하며, 상기 신호 식
별회로는 비트라인(BL0, ..., BLm)에 연결된 센스 증폭기(6)를 구성하는 것을 특징으로 하는 회로장치.
청구항 15
제 1 항 내지 제 14 항중 어느 한 항에 있어서,
상기 워드라인(WL0, ..., WLm)에 할당된 스위칭 디바이스(30)는 워드라인(WL0, ..., WLm)에 할당되고 반
도체 메모리에서 존재하는 워드라인 구동기(8)의 업스트림에 연결되는 것을 특징으로 하는 회로장치.
청구항 16
제 1 항 내지 제 15 항중 어느 한 항에 있어서,
선택라인(9,10)을 제로가 아닌 전압 바람직하게는 포지티브 전압(V ) 또는 제로전압(27)에 연결하는 변경
11-8
공개특허특2000-0005054
스위칭 디바이스(21)는 스위칭 디바이스(30)의 업스트림에 연결되는 것을 특징으로 하는 회로장치.
청구항 17
제 1 항 내지 제 16 항중 어느 한 항에 있어서,
상기 비트라인(BL0, ..., BLm)에 연결된 스위칭 디바이스(30)는 반도체 메모리에 존재하는
디바이스(24,25)를 구성하며 비트라인(BL0, ..., BLm)에 프로그래밍 전압을 인가하는 것을 특징으로 하
는 회로장치.
도면
도면1
도면2
11-9
공개특허특2000-0005054
도면3a
도면3b
도면4
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공개특허특2000-0005054
도면5
도면6
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공개특허특2000-0005054