동기화 데이터 검출 채널에서의 데이터 및 서보 샘플링

(19) 대한민국특허청(KR)
(12) 공개특허공보(A)
(51) Int. Cl.6
H03M 1/20
H03M 1/48
(11) 공개번호 특1999-0082671
(43) 공개일자 1999년11월25일
(21) 출원번호 10-1998-0706417
(22) 출원일자 1998년08월18일
번역문제출일자 1998년08월18일
(86) 국제출원번호 PCT/US1997/23541 (87) 국제공개번호 WO 1998/27653
(86) 국제출원출원일자 1997년12월18일 (87) 국제공개일자 1998년06월25일
(81) 지정국 EP 유럽특허 : 오스트리아 벨기에 스위스 독일 덴마크 스페인 프랑
스 영국 그리스 이탈리아 룩셈부르크 모나코 네덜란드 포르투칼 스
웨덴
국내특허 : 아일랜드 오스트레일리아 캐나다 중국 일본 대한민국
(30) 우선권주장 8/769,823 1996년12월19일 미국(US)
(71) 출원인 퀀텀 코포레이션 앤드류 크라이더
미합중국 캘리포니아 95035 밀피타스 맥카티 불러바드 500
(72) 발명자 파타포션, 에이러
미국 01581 매사추세츠주 웨스트보로 제스퍼 스트리트 이엑스티. 5
피숴, 케빈, 디.
미국 94303 캘리포니아주 팔로 알토 알래스터 애비뉴 728
부크, 부루스, 디.
미국 01581 매사추세츠주 웨스트보로 올드 너얼스 로드 21
(74) 대리인 안국찬, 주성민
심사청구 : 없음
(54) 동기화 데이터 검출 채널에서의 데이터 및 서보 샘플링
요약
디스크 드라이브의 샘플링 데이터 검출 채널에서 아날로그-디지탈 변환기 회로(20)는 제1 양자화 레졸루
션에서 데이터 트랙 영역 내의 사용자 데이터를 동기적으로 샘플링하고 상기 제1 양자화 레졸루션보다
실제로 큰 제2 양자화 레졸루션에서 스포크 영역들로부터 서보 버스트를 샘플링한다. 오프셋 회로(60)
는 소정의 아날로그 오프셋 신호를 결합 회로(160, 170)에 제공하는데, 이 조합 회로는 서보 버스트 샘
플링 간격 동안 소정의 아날로그 오프셋 신호를 입력 아날로그 신호와 결합하여 합성 신호를 제공한다.
아날로그-디지탈 변환기(180, 190)는 서보 스포크 버스트 샘플링 간격 동안 합성 신호를 샘플링하고, 사
용자 데이터 샘플링 간격 동안 아날로그 신호를 동기적으로 샘플링한다. 디지탈 평균화 회로(210)는 소
정의 평균화 간격 이상으로 서보 스포크 샘플들을 평균화하여 증가된 비트 레졸루션을 가진 평균화된 버
스트 샘플들을 제공한다.
대표도
도7
명세서
기술분야
본 발명은 자기 데이터 기억 장치 내에 사용자 데이터 및 매립된 헤드 위치 정보를 포함하는 아날로그
신호를 샘플링하기 위한 장치 및 방법에 관한 것이다. 특히, 본 발명은 서보의 미세 위치 샘플링 동안
아날로그-디지탈 변환기에 향상된 레졸루션(resolution)을 제공하는 것이다.
배경기술
디스크 드라이브와 테이프 드라이브와 같은 자기 데이터 기억 장치는, 기억 매체의 단위 기억 면적당 지
속적으로 증가하는 사용자 정보량을 유지하도록 요구되고 있다. 일부 증가 부분은 각각의 데이터 트랙
내의 자속 전이 밀도(flux transition density)를 증가시킴으로써 발생한다. 다른 증가 부분은 데이터
트랙을 점점 좁히고 기억 매체 상에 서로 보다 가깝게 정보 트랙들을 기록하여 얻는다.
자기 디스크 드라이브의 경우에, 자속 전이 밀도의 증가로 인하여 자속 전이 피크들이 오버랩된다. 이
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러한 오버랩은 '심볼간 간섭(inter-symbol interference)' 또는 'ISI'로 공지되어 있다. 판독 채널 설
계시에 ISI를 고려하지 않는다면, ISI는 데이터 비트 에러가 되고 만다.
ISI로 인한 데이터 비트 에러를 감소시키기 위한 한 공지된 방법은 '부분 응답, 최대 가능성
검출(partial response, maximum likelihood detection)' 또는 'PRML'로 공지된 시그널링 기술을 사용하
는 것이다. 디지탈 정보를 검출하는데 종래부터 사용되온 아날로그 피크 검출 기술과는 달리, PRML은
신호 성형, 동기화 샘플링에 의해서 그리고 디지탈 경로 메모리 어레이 검출기 구성의 사용, 예를 들어
비터비(Viterbi) 알고리즘의 사용에 의해서, 소정의 ISI량을 처리한다. 디지탈화된 샘플들은, 이러한
검출 기술을 사용하여, 디지탈 경로 메모리 어레이 검출기를 통과시킴으로써 플레이백(playback) 신호로
부터 얻어진다. 데이터 기록 동작 동안 부가되는 소정의 전이 밀도와 제로 실행 길이의 부호화
억제(zero run length coding constraint) 및 동기화 디지탈 샘플들의 광범위한 필터링 및 성형을 기초
로 하여, 경로 메모리 검출기가 가능한 데이터 값을 결정한다. 이러한 결정은 가능한 데이터 결정 시간
에 대상의 샘플 또는 샘플들을 포함한 샘플 시퀀스를 기초로 한다. 데이터-결정 시간은 샘플이 경로 메
모리 검출기의 다양한 가능한 상태들을 통과하여 가능한 정확한 데이터 값으로 남게된 후에 도달되는 시
간이다. 따라서, 가능한 데이터 값을 결정하는 프로세스는, 종래의 피크-검출 기술의 경우에서와 같이,
자기 디스크로부터 아날로그 데이터를 판독한 바로 직후에 발생되지 않는다. 오히려, 데이터 결정은 복
수의 검출 프로세스 단계들에 후속하는 프로세스 시퀀스의 종료 시점에서 행해진다.
판독 채널의 디지탈 검출기 내에서 아날로그-디지탈 변환기에 의해서 제공되는 각각의 샘플들의 소요 비
트 레졸루션은 잡음 및 다른 요인들과 관련해서 채널의 완강성(robustness)에 의해서 결정될 수 있다.
강력한 에러 정정 코드 프로세스들의 제공은 또한 데이터 재생의 정확도를 개선하는 역활을 한다. 최근
에는, 6비트의 레졸루션을 가진 고속 아날로그-디지탈 변환기가 일반적으로 소정의 채널 데이터 속도에
서 사용자 데이터의 동기적 샘플 양자화에 적합하다는 것이 증명되었다. PRML 동기 데이터 검출 채널들
은 기억 매체로부터 판독된 아날로그 신호의 동기 샘플들을 제공하기 위해서 6비트 플래시 아날로그-디
지탈 변환기를 자즈 사용하고 있다. PRML 동기 데이터 검출 채널의 한 예는 본 명세서에서 참조하고 있
는 'Disk Drive Using PRML Class IV Sampling Data Detection with Digital Adaptive Equalization'이
란 제목의 공동 양도된 미합중국 특허 제 5,341,249호에 개시되어 있다.
PRML-이용 자기 데이터 기억 장치로부터의 정확한 사용자 데이터 검색이 기본적인 설계 사항이고, 다른
사항은 정확한 헤드 위치 지정이다. 기록/판독 데이터 트랜스듀서 헤드는, 원하는 정보가 검출 채널로
통과될 수 있도록, 데이터 트랙 상에 정확하게 위치되어야 한다. 트랙들이 보다 조밀해지고 서로 보다
가까이에 기록되면서, 트랙 폴로잉 동작(track following operation) 동안 정확한 헤드 위치 지정이 디
스크 드라이브 내에서 보다 중요한 과제가 되고 있다.
서보 버스트의 자속 크기는 기록된 버스트를 가로지르는 자기 갭(magnetic gap) 부분에 대체로 비례하기
때문에, 판독 트랜스듀서, 특히 유도성 트랜스듀서들은 위치 검출기로서 동작하는데 매우 적합하다. 자
기-저항성(magneto-resistive; 'MR') 판독 소자들은 유도성 판독 소자들보다 버스트 진폭에 덜 비례하는
출력 신호들을 갖는 경향이 있지만, 매립된 섹터 헤드 위치 서보 루프 내에 MR 헤드가 사용될 때는 헤드
켈리브레이션(head calibration) 루틴이 빈번하게 사용된다.
헤드 위치 지정 서보 루프는 트랙 탐색 동작 동안 트랙으로부터 트랙으로 헤드를 신속하게 재배치시키
고, 트랙 폴로잉 동작 동안 원하는 트랙 위치에 헤드를 정확하게 위치시켜 유지하기 위해서, 예를 들어,
액츄레이터의 로터리 보이스 코일 모터(rotary voice coil motor)를 제어하는데 사용된다. 자기 디스크
드라이브의 경우에, 헤드 위치 지정 정보는 통상 디스크 표면 주위의 규칙적인 원주 간격으로 데이터 트
랙들 사이에 분산된 서보 섹터에 제공된다. 바람직한 한 예로서, 본 명세서에서 참조하고 있는, 1996년
10월 3일자로 출원된 'Disk Drive Digital Servo Information, Detection and Estimation'이란 제목의
공동 양도된 미합중국 특허 출원 제 08/724,977호에는, 서보 정보가 데이터 전송율보다 낮은 속도이지만
동기 샘플링 데이터 검출 채널 내에서 검출에 모순되지 않는 포맷으로 기록되는,
와이드-바이페이즈(wide-biphase) 서보 구성이 개시되어 있다. 이러한 예에서, 서보 정보는 일정한 데
이터 속도로 디스크의 반경을 가로질러 기록되며, 이 속도는 디스크의 내측 직경 기억 면적에서의 사용
자 데이터 속도와 관계가 있다. 한편, 사용자 데이터는, 예를 들어, 방사 밴드 또는 각각의 존(zone)이
디스크 반경에 순응하는 데이터 속도를 가지고 있는 존들에 기록된다. 외부 반경의 존들은 가장 높은
데이터 속도를 가지며, 전형적으로 방사상의 최내측 데이터 존의 데이터 속도의 두배가 된다. 채널 아
날로그-디지탈 변환기는 가장 높은 데이터 속도로 동기 디지탈 샘플들을 제공할 수 있는 속도를 가져야
한다.
종종, 필수적인 것은 아니지만, 서보의 미세 위치 정보는, 원주에서 순차적이고도 방사상으로 오프셋되
는 일정한 주파수 버스트의 일련의 필드로서 각각의 서보 스포크(servo spoke) 내에 제공된다. 버스트
웨이브들은 헤드로 도입되어 증폭되고 피크 검출된다. 각 웨이브의 피크는 샘플링되어 양자화될 수 있
고, 또한 종종 이 피크는 집적화된 캐패시터에 기억되고 그 결과 얻어진 평균 피크 값은 서보 제어 루프
에 의해서 양자화되어 사용된다. 동시에 작용하는 위상-코히리언트 서보 버스트들은 또한 헤드의 미세
위치 정보로서 사용될 수 있다. 이러한 대안의 한 예는 본 명세서에서 참조하고 있으며 공동 발명자인
Fisher에 의해서 'Synchronous Detection of Concurrent Servo Bursts for Fine Head position in Disk
Drive'이란 제목의 공동 양도된 미합중국 특허 제 5,576,906호에 개시되어 있다.
이상적으로, 사용자 데이터를 판독하게 될 동일한 데이터 헤드가 또한 헤드 위치 지정 서보를 수반하는
트랙에 기록된 서보 정보를 판독한다. 서보 위치 정보와 사용자 데이터 정보 사이에 오프셋이 거의 없
거나 전혀 없는 이 방식에서는, 양 정보가 자속 전이 패턴으로서 기록된다. 그러나, 최대의 가능한 데
이터 검출(maximum-likelihood data detection)을 제공하기 위해서 바람직하게는 어떤 프로세스 대기 시
간을 갖는 데이터 채널과는 달리, 서보 루프(servo loop)는 디스크의 완전한 회전(revolution)을 기다리
지 않고, 가능한 한 빨리 감지된 헤드 위치를 기초로 헤드 정정을 제공할 필요가 있다. 정확한 헤드 위
치 정보의 요구는, 적어도 정보가 유용성 판단 직후에 바로 처리되어야 한다는 의미에서, 및 (통상, 복
수의 프로세싱 단계들을 필요로하는) 에러 정정 코드와 메모리 경로 검출 기술이 일반적으로 서보의 미
세 헤드 위치 정보의 정확성을 검출하는데 사용되지 않는다는 의미에서, 사용자 데이터 샘플들에 대해서
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요구되는 것보다 더 엄격하다,
종래의 피크 검출 채널들에서는, 미세 위치 에러 정보를 헤드 포지셔너(head positioner) 서보 루프에
제공하기 위해서 서보 아날로그-디지탈 변환기를 수반하는, 개별 아날로그 서보 피크 검출 회로를 포함
하는 것이 실용화되어 있었다. 본 명세서에 참조되고 있는, 'high Capacity Submicro-Winchester Fixed
Disk Drive'란 제목의 공동 양도된 미합중국 특허 제 5,255,136호가 예가 될 수 있는 종래의 방법에 따
르면, 아날로그-디지탈 변환기에 헤드 미세 위치 에러 정보를 헤드 위치 디지탈 서보 프로세스에 정확하
고 적시에 공급하기 위해서 충분한 레졸루션 및 속도를 제공한다.
그러나, PRML과 같은 동기 데이터 검출 채널은 이미 판독 채널 내에 적어도 하나의 고속 아날로그-디지
탈 변환기를 구비하고 있기 때문에, 사용자 데이터와 서보 위치 추정 모두를 위해서 동일한 변환기를 사
용하여, 기억 장치 비용에 추가되던 부가적 및/또는 복잡한 하드웨어를 제거하는 것이 바람직하였다.
일반적으로, 채널 아날로그-디지탈 변환기는 PRML 동기 샘플링 데이터 검출 방식 내에 데이터 신호 양자
화에 적합한 6비트 변환 레졸루션을 갖는다. 그러나, 6비트 레졸루션은 서보의 미세 위치 정보의 양자
화 (즉, 서보 버스트 복조)를 위해서는 중요하지 않다는 것이 증명되었으며, 예를 들어 8비트와 같은 보
다 높은 양자화 레벨은 보다 정확한 헤드의 미세 위치 에러 신호를 제공한다.
일부 잡음 레벨이 데이터 검출 채널 내에 존재한다. 이러한 잡음은 대개 가우스 잡음 또는 백색 잡음이
다. 잡음은 양자화할 때 발생되며, 어떤 의미에서는, 이러한 잡음이 리드백 신호를 발생하도록 디더링
형태를 제공하고, 이 경우에 샘플링 및 디지탈 변환할 때의 서보 위치 에러 신호는 실질적으로 잡음이
없는 서보 신호가 일정하게 유지되는 동안 변화하도록, 예를 들면, 디지탈적으로, 전체 서보 버스트가
복조될 때 복수의 진폭 샘플들이 얻어지고 각각의 샘플들이 소정 량의 양자화 잡음을 수반한다. 이러한
잡음이 있는 샘플은 상관 필터를 통과하고 적분 함수에 의해서 평균화되어 절대 평균값을 제공한다. 각
각의 샘플들은 서로 다른 잡음을 가지게 되기 때문에, 이에 따라서, 디더링 효과(dithering effect)는
일부 잡음의 잠재적 상쇄에 의해서 야기된다. 그러나, 잡음 변조는 충분한 진폭을 갖지 못하기 때문에
아날로그-디지탈 변환기가 서보 신호 버스트를 양자화할 때 차동 비교기를 실용하도록 하며, 차등적인
비선형성은 서보 진폭 평균값에 오류가 더 부가될 수 있다.
도 1은 '차등적인 비선형성(differential non-linearity)'을 도시한다. 우선, 아날로그-디지탈 변환 프
로세스는 이론적으로 무한한 변환 정밀도를 가지며, 디지탈 출력은 샘플링 순간에 신호의 아날로그 진폭
과 정확하게 상관관계를 갖도록 충분한 정밀도를 가진다. 무한 선형성은, 샘플 진폭 함수에 따라서 선
형적으로 변화하는, 도 1의 선 그래프(L)에 의해서 도시되어 있다. 실제로, 아날로그-디지탈 변환기는
무한정 정확하지는 않다. 대부분, 아날로그-디지탈 변환기는 공통으로 접속된 서로 다른 입력들을 가지
며 전압 분주기 네트워크로부터 유도된 계단형 기준 레벨 입력들을 가진 전압 비교기 어레이로 구성된
다. 그 결과, 도 1의 선 그래프(L) 상에 위치한 계단형-스텝(stair-step) 그래뉼러티 패턴(SS)이 나타
낸다. 최좌측 레벨은 이상적인 그래뉼러 아날로그-디지탈 변환기(granular analog-to-digital
converter)에서 공칭 계단-단계의 증가를 나타낸다. 그러나, 실제로, 스텝의 간격들은 동일하지 않다.
아날로그-디지탈 변환기 내의 각각의 전압 비교기에서는 독립적인 랜덤한 변화를 고려해야 한다. 균일
하지 않은 계단형-스텝 레벨들은 '차등적인 비선형성'으로 공지되어 있고 도 1의 그래프에서 레벨의 제2
수직열로서 도시된다.
차등적인 비선형성이 모든 아날로그-디지탈 변환기에서 문제가 되는데, 이는 집적 회로 프로세스가 보다
집적화되고, 예를 들어, 공급 전압 전위가 3.3 볼트 또는 그 이하로 감소되는 현재의 추세에 따라서, 점
진적으로 악화되고 있다. 이러한 제약은 설계자에게 직면한 차등적인 비선형성 문제를 증가시키는 경향
이 있다. 채널 잡음이 예를 들어 도 1에 도시된 차등적인 비선형성 양자화 문제에 부가되면, 판독 채널
전자 회로가 사용될 때 보다 정확하지 않으며 부적합한 서보 버스트 복조 프로세스의 결과를 초래할 수
있다.
예를 들어, 아날로그 신호에 포함된 정보의 유효 데이터 속도의 절반인 양자화 속도로 우수 및 기수 샘
플들을 선택적으로 양자화하는, 도 2에 도시된 ADC1 및 ADC2와 같은, 2개의 변환 회로들로 형성된 고속
아날로그-디지탈 변환기를 제공하는 것이 알려져 있다. 이러한 방식은 일반적으로 만족스럽지만, 생성
된 샘플들의 레졸루션은 각각의 변환 회로의 레졸루션으로 제한된다. 도 2의 예에서, ADC1와 ADC2는 6
비트 아날로그-디지탈 변환기이다. 도 2의 이중 ADC 방식에 의한 데이터 샘플링의 예가 도 2A의 그래프
에 제공되어 있다. ADC1 및 ADC2는 최고 채널 속도의 사용자 데이터 (외부 방사 데이터의 존 데이터)를
양자화하는데 필요하지만, 서보 정보는 최고 채널 속도의 사용자 데이터의 절반인, 상당히 낮은 데이터
속도를 가질 수 있다. 서보 양자화를 위한 절반의 데이터 속도는 서보 양자화를 위해서 단지 하나의 아
날로그-디지탈 변환기만을 필요로하고, 다른 아날로그-디지탈 변환기는 다른 유용한 작업에 이용될 수
있도록 하였다.
헤드가 디스크의 기억 표면 상에 특정 순환 데이터 트랙 위치를 향해서, 또는 그 트랙 위치를 따라서 정
주되는 디스크 구동 동작 동안 미세한 헤드 위치 서보 샘플링을 위해서 보다 높은 레졸루션을 제공하도
록 설계될 수 있는 동기 데이터 검파 채널 아날로그-디지탈 변환기 및 그 변환 방법의 필요성이 제기되
고 있다.
<발명의 요약>
본 발명의 한 목적은 종래 기술의 한계점과 문제점들을 극복할 수 있는 방법에 있어서, 서보 정보를 위
한 출력 레졸루션을 증가시키는 방법으로 하드 디스크 드라이브 내에서의 사용자 데이터 동기 샘플링뿐
만 아니라 서보용 단일 아날로그-디지탈 변환기를 제공하는 것이다.
본 발명의 다른 목적은 서보 위치 에러 양자화 간격 동안 동기적으로 샘플링된 데이터 검파 채널 내에서
이용되는 비트-레졸루션이 제한된 고속 아날로그-디지탈 변환기의 양자화 정확도를 향상시키기 위해서,
소정의 오프셋 신호를 아날로그 서보 신호 스트림으로 도입하는 것이다.
본 발명의 또 다른 목적은 동기화된 디지탈 복조 이전에 제어된 오프셋 신호를 아날로그 서보 신호 스트
림으로 도입하고 서보 버스트 양자화 정확도를 향상시키기 위해서 평균 간격에 걸쳐서 동기 디지탈 샘플
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을 평균화하는데 있다.
개선된 아날로그-디지탈 변환기 회로는 디스크 드라이브의 샘플링 데이터 검파 채널용으로 제공된다.
이 디스크 드라이브는 헤더와 서보 헤드 위치 정보를 포함한 스포크 영역으로 나누어진 데이터 트랙 영
역을 가진 회전 디스크(rotating disk)를 포함한다. 아날로그-디지탈 변환기 회로는 제1 양자화 레졸루
션에서 데이터 트랙 영역 내의 사용자 데이터를 동기적으로 샘플링하고 상기 제1 양자화 레졸루션보다
사실상 큰 제2 양자화 레졸루션에서 스포크 영역으로부터 서보 데이터를 동기적으로 샘플링한다. 변환
기 회로는 디스크 드라이브의 아날로그 회로로부터 양자화되는 양자화 신호를 수신하기 위한 입력; 소정
의 아날로그 오프셋 신호를 제공하기 위한 오프셋 신호 생성 회로; 아날로그 신호와 오프셋 신호를 결합
하여 스포크 서보 샘플링 간격 동안 합성 신호를 제공하기 위한 결합 회로; 서보 스포크 샘플링 간격 동
안 합성 신호를 동기적으로 샘플링하고 사용자 데이터 샘플링 간격 동안 아날로그 신호를 동기적으로 샘
플링하여 스포크 서보 샘플 시퀀스와 사용자 데이터 샘플 시퀀스를 생성하기 위한 아날로그-디지탈 변환
회로; 및 서보 스포크 샘플들을 소정의 평균화 간격에 걸쳐서 평균화하여 향상된 양자화 레졸루션을 가
진 서보 스포크 평균 샘플들을 제공하도록 접속된 디지탈 평균화 회로를 포함한다.
한 바람직한 실시예에 있어서, 본 발명의 특성을 가진 ADC는 소스로부터 아날로그 신호를 수신하기 위한
제1 및 제2 아날로그 가산 회로를 포함한다. 제1 아날로그 가산 회로는 아날로그 입력 신호에 제1 소정
의 오프셋 값을 더하여 제1 아날로그 합을 제공하고, 제2 아날로그 가산 회로는 아날로그 입력 신호에
제2 소정의 오프셋 값을 더하여 제2 아날로그 합을 제공한다. 부가적으로, 제1 및 제2 ADC는 제1 및
제2 아날로그 가산 회로 각각에 개별적으로 접속된다. 따라서, 제1 ADC는 제1 아날로그 가산 회로로부
터 제1 아날로그 합을 수신하고 제2 ADC는 제2 아날로그 가산 회로로부터 제2 아날로그 합을 수신한다.
제1 및 제2 ADC는 모두 아날로그 프론트 엔드 회로(front end circuit)에 공통으로 접속된다. 아날로그
프론트엔드 회로는 기본적으로 복수의 아날로그 기준 신호들을 ADC로 제공한다. ADC는, 제1 및 제2 ADC
에 의해서 제공된 제1 및 제2 디지탈화된 샘플들의 합과 평균을 계산하여 향상된 레졸루션의 디지탈 출
력에 최소 양자화 에러를 제공하기 위해서, 'n'비트 가산기와 같은 디지탈 가산 및 평균화 회로를 더 포
함한다. 바람직하게는, ADC들은 공통의 클록으로 동기화되므로 공통의 샘플링 속도를 가지며, 이에 의
해서 보다 높은 레졸루션의 디지탈화된 샘플, 예를 들어, 'n 1'비트 디지탈화된 샘플들을 출력에 제공한
다.
본 발명의 상기 및 기타 목적, 장점 및 특징들은 첨부된 도면과 관련해서 설명되는 바람직한 실시예들의
다음 상세한 설명에 의해서 명백하게 이해되고 평가될 수 있을 것이다.
도면의 간단한 설명
도 1은 아날로그-디지탈 변환기 내의 차등적인 비선형성을 도시한 그래프.
도 2는 종래의 아날로그-디지탈 변환기의 블록도.
도 2A는 도 2의 이중 아날로그-디지탈 변환기에서 예시적인 사용자 데이터 양자화 레벨을 도시한 그래
프.
도 3은 존이 형성된 사용자 데이터 기록 면적내에 매립된 일정한 데이터 서보 스포크를 도시한, 디스크
드라이브의 기억 표면용 디스크 포맷 레이아웃의 개략적인 평면도.
도 4는 도 3의 포맷의 서보 스포크들 중 한 스포크에 기록된 서보 버스트 패턴을 통과하는 헤드의 확장
된 개략도.
도 5는 본 발명의 기본 개념에 따른 서보 버스트 복조 채널의 개략 모델도.
도 6은 본 발명의 기본 개념에 따른 동기 샘플링 데이터 검파 채널을 가진 동기 샘플링 검파 채널을 가
진 디스크 드라이브의 블록도.
도 7은 본 발명의 제1 실시예에 따른 아날로그-디지탈 변환기의 블록도.
도 7A는 도 7의 아날로그-디지탈 변환기에 의한 서보 버스트 정보의 양자화를 도시한 블록도.
도 8은 본 발명의 제2 실시예에 따른 아날로그-디지탈 변환기의 블록도.
도 9는 본 발명의 제3 실시예에 따른 아날로그-디지탈 변환기의 블록도.
도 10은 동기 샘플링 데이터 검파 채널 내의 신호 대 잡음비의 함수를 도시한 버스트 복조 에러의 그래
프.
실시예
도 3은 기억 디스크(12)의 데이터 포맷을 도시한다. 디스크(12)는 필수적이지는 않지만, 자기 하드 디
스크가 바람직하고, 이는 광 또는 광자기 디스크일 수 있다. 이 디스크는 일련의 사용자 데이터 기억
면적(14)을 포함한다. 데이터 기억 면적(14)은, 외부 존에서부터 내부 존으로 각각 14A, 14B, 14C,
14D, 14E, 14F, 14G, 14H 및 14i로 라벨화된, 일련의 방사 밴드 또는 존들로서 배열된다. 본 예에서는,
디스크(12)가 일정한 속도로 회전하고, 디스크(12)와 자기 헤드(40) 사이의 상대 속도는, 헤드가 최내측
의 랜딩 존(landing zone; LA)으로부터 최외측의 데이터 기록 존(14A)으로 이동할 때 증가된다. 따라
서, 데이터 전송 속도는 디스크(12)와 헤드(40) 사이의 상대 속도와 관련해서 상향적으로 조정될 수 있
다. 외부 존(14A)에서 유효 데이터 전송율은 내부 존(14i)에서의 데이터 전송율의 약 2배이다. 종래에
는, 랜딩 존(LZ)이, 헤드가 공기 베어링 효과(air bearing effect)에 따라 디스크 상으로 매우 밀접하게
활주하는 공기-베어링 슬라이더 상에 형성된 윈체스터(Winchester) 하드 디스크 드라이브에서 빈번하게
사용되는, 접촉형 스타트-스톱(start-stop) 기록을 위해서 제공되었다.
데이터 기억 영역(14)은 일련의 분할된, 좁은 방사 서보 스포크(16)에 의해서 인터럽트된다. 본 예에서
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공개특허특1999-0082671
는, 각각의 서보 스포크(16)가 사용자 데이터 기억 영역(14)의 최내부 방사 데이터 존(14i)에서 대체로
데이터 속도의 절반 속도로 기록된다. 서보 스포크는 전형적으로, 도 4의 16A, 16B, 16C, 및 16D로 도
시된, 동기화 정보, 트랙 번호와 섹터 정보, 에러 검출 오버헤드 정보, 및 일련의 분할된 오프셋 서보
버스트를 포함한다. 버스트는 전형적으로 소정의 버스트 주파수에서 사인파로서 기록된다.
데이터 트랙당 상대 배치 및 서보 버스트 수는, (대부분 자기-저항성 소자인) 헤드(40)의 판독 소자의
유효 헤드 폭, 및 예를 들어 (도 6의 대략적으로 도시된) 로터리 헤드 포지셔너 구조(18)의 방사 스포크
를 통과하는 기록 소자와 판독 소자 사이의 스큐 각(skew angle)과 관련해서 선택된다.
도 4는 트랙(TKn)을 통과하는 헤드(40)가 제1 서보 버스트(16A)와 마주치게 되는 것을 도시한다. 본 발
명은 (도 6의) 서보 제어 프로세스(140)를 포함하는 헤드 포지셔너 서보 루프에 의해서 프로세싱하기 위
해 미세한 위치 에러 값을 개선하기 위해서, 예를 들어, 중요한 2개의 서보 버스트의 절대적 관련 진폭
을 나타내는 동기화 샘플들을 순차적으로 발생하여 평균화하는 것과 관련이 있다. 각각의 서보
버스트(16A, 16B, 16C, 16D)는 소거 갭(erase gap)에 의해서 분리되고 심볼간 간섭 효과가 버스트 경계
영역에 존재하게 된다. 따라서, 도 4는 또한 버스트의 각 측부의 소거 갭들에 인접한 경계 영역을 제외
한 간격으로부터 버스트(16A)에 대응하는 서보 샘플들의 동기 샘플링 및 양자화를 가능하게 하는 언더랩
핑(underlapping) 샘플링 간격 윈도우의 그래프이다.
도 5는 본 발명의 개략적인 모델을 도시하고, 도 7, 도 8 및 도 9는 실제적인 실행과 관련하여 구조적으
로 보다 상세한 구조를 제공한다. 도 5에서, 서보 버스트(16A)의 소정의 상대 진폭에서의 이상적인 플
레이백을 나타내는 무잡음 채널 신호(11)는 결합 함수에서 잡음(13)과 결합되어 잡음있는 버스트 신호를
제공하게 된다. 잡음있는 버스트 신호는 제2 가산 함수부(19)에 의해서 디더 신호(17)와 결합된다. 디
더 신호 시퀀스는 몇가지 특성들을 고려하여 설계된다. 첫째로, 디더 신호는 DC-프리 신호(DC-free
signal)가 되는데, DC-프리가 아닌 디더 신호가 사용된다면 원치않는 네트 오프셋 바이어스(net offset
bias)가 서보 버스트로부터 얻어진 샘플들에 부가된다. 두번째로, 이 디더 신호는 동기 샘플들의 아날
로그-디지탈 변환이 다운스트림되는 신호 상관 필터 함수부(35)에 의해서 부가되는 상관 함수와 언-바이
어스되어야 한다. 예를 들어, 4개의 샘플들이 버스트(16A)의 각각의 사인파 주기로부터 동기적으로 얻
어지는 경우, 이 샘플들 중 2개는 포지티브이고 대체로 동일하며, 다음 2개의 샘프들은 네가티브이고 대
체로 동일하다. 상관 함수부는, 누산기(37) 및 절대 디지탈 진폭 값이 피드백 경로(41)를 통해 순환적
으로 배치된 샘플 지연부(39)에 의해서 제공되는 누산 함수에 의해서 누산될 수 있도록, 네가티브 샘플
의 부호를 간단히 제거한다. 경로(43)는 버스트 샘플링 및 프로세싱 간격이 종료시에 버스트 진폭 출력
값을 제공한다.
디더 신호(17)의 도입한 다음, 채널이 2개의 아날로그-디지탈 변환기(25 및 33)를 구비하면, 버스트 신
호들이 변화기(25 및 33)에 도달하기 전에, 포지티브 및 네가티브 할프(half) 최하위 비트 오프셋(23 및
31)이 가산 함수부(21 및 29)에 의해서 반복적으로 디더된 버스트 신호에 더해진다. 포지티브 및 네가
티브 할프 최하위 비트 오프셋은 실제로 할프 최하위 비트 레졸루션을 가진 동기화 샘플들을 제공한다.
예를 들어, 변환기(25 및 33)가 6비트의 변환기라면, 오프셋은 버스트 윈도우를 평균화한 결과 7비트를
제공한다. 디더링 신호는 샘플링 전에 버스트 신호에 부가적인 잡음을 더해서 평균화된 버스트 신호에
대해서, 6비트에서, 예를 들어, 8비트로 레졸루션을 증가시킨다. 버스트 시퀀스에 더해진 이러한 부가
된 잡음들로 인한, 변환기(25 및 33) 내의 임의의 차등적인 비선형성은 버스트 신호로부터 얻은 샘플들
을 양자화하는 동안 복수의 비교기가 사용되는 것을 막지 못한다. 따라서, 차등적인 비선형성의 효과는
복수의 비교기의 사용에 의해서 및 버스트 샘플링 간격에 걸쳐서 필터링된 표본들을 평균화함으로써 사
실상 완화된다. 본 예에서, 32개의 샘플들은 각 버스트의 8개의 사인파 주기로부터 얻은 다음, 이 32개
의 샘플들이 평균화되어 경로(43) 상에 평균 버스트 진폭값을 생성한다.
도 10은 채널의 신호 대 잡음비가 개선될 때 우측 방향으로 버스트 복조 에러(들)이 잠시동안 개선되지
만, 신호 대 잡음비가 지속적으로 개선될 때는 아날로그-디지탈 변환기 내의 차등적인 비선형성과 양자
화 에러로 인해서 버스트 복조 에러가 증가되는 경향이 있다. 본 명세서에서 설명된 기술을 이용함으로
써, 이러한 결과가 극복된다.
도 6에 도시된 바와 같이, 예시적인 하드 디스크 드라이브(10)는 적절한 자기 디스크 기억 매체로 도포
된 회전식 데이터 기억 디스크(12)를 포함한다. 데이터 트랜스듀서(40)는 예를 들어, 로터리 보이스 코
일 액츄레이터 구조(18)에 의해서 디스크의 데이터 기억 표면에 근접하게 배치되고, 종래 방식으로는,
예를 들어 유도성 박막 기록 매체와 자기-저항성(MR) 판독 소자를 포함한다. 도 3 및 도 4와 관련해서
이미 설명한 바와 같이, 디스크(12)의 데이터 기억 표면은, 방사적으로 확장되고 원주에서 분리 및 삽입
된 일련의 서보 섹터 또는 스포크(16)들에 의해서 분리되는 사용자 데이터 면적(14)을 포함한다. 이 스
포크(16)는 필수적인 것은 아니지만, 바람직하게는 본 명세서에서 참조하고 있는 미합중국 특허 출원 제
08/724,977호에 따라서 코드화될 수 있다. 도 1에서는 하나의 데이터 트랜스듀서 구조(40) 만이 도시되
었지만, 복수의 디스크 표면과 헤드가 상용되는 하드 디스크 드라이브에 제공되며, 드라이브(10)는 상업
적인 실시예로서 보다 본 발명의 개념들의 설명 및 예를 대신하기 위한 것이라는 것을 알 수 있다.
도 6에 도시된 바와 같이, 본 발명의 개념에 따른 ADC(20)를 이용하는 샘플링 데이터 검파 채널(22)은
전치증폭기(preamplifier; 30)를 포함한 판독 채널 데이터 경로를 통해서 자기 트랜스듀서(40)로부터 아
날로그 정보 신호를 수신하기 위한 전치 증폭기(30), 가변 이득 증폭기(VGA)(50), 및 도 6에 도시된 바
와 같이 접속된 등화기/필터 회로(60)를 포함한다. 가변 이득 증폭기(50)는 독립적으로, 또는 이득 제
어 루프(92)와 협력하여 동작하여, 전치증폭기(30)로부터 아날로그 신호를 수신하고 이 신호의 이득을
적응적으로 조정한다. 그 다음, 이득 정규화 신호들은 등화기 회로(60)에 의해서 필터링되어 양자화된
다. 그 이후, 등화기 회로(60)에 접속된 ADC 회로(20)는 이득-정규화 및 등화된 아날로그 신호들을 수
신하고 이 아날로그 신호를 동기적으로 샘플링하여 디지탈화된 샘플들을 제공한다. 본 발명에서는, 서
보 샘플링 간격 동안에는 ADC 회로가 정확한 디지탈 헤드 위치 에러값을 제공할 수 있고, 사용자 데이터
의 샘플링 동안에는 ADC 회로가 다소 정확하지 않은 사용자 데이터 디지탈화된 샘플들을 제공할 수 있도
록 개선된 ADC 회로가 존재한다.
ADC 회로(20) 내에서의 양자화에 이어서, 디지탈화된 샘플들은 도 6에 포함된 샘플링 데이터 검출 전자
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회로(10)의 나머지 부분에 의해서 선택적으로 프로세스되는데, 샘플링 데이터 검파 전자 회로(10)의 나
머지 부분으로 (예를 들어, PR4 타깃 스펙트럼인) 적응적 FIR 필터(70), (예를 들어, EPR4 타깃 스펙트
럼인) 타깃 필터(110), 사용자 데이터 디지탈 채널을 형성하는 비터비(Viterbi) 검출기와 같은 타깃 검
출기(120), 버스트 검출기(80), 츙크(chunk) 동기화 검출 회로(90), 헤드 위치 서보 루프 내의 서보 필
드 디코더, 이득 제어부(92), 타이밍 제어부(94), 디스크의 데이터 면적(14)으로부터의 사용자 데이터
시퀀스 검출과 디스크의 스포크 영역(16)으로부터의 헤더/서보 시퀀스 검출 동안 동작하는 이득 및 타이
밍 루프 내의 에러 회로(96)를 포함한다. 서보 제어 프로세스(140)와 서보 드라이버(150)는 액츄레이터
보이스 코일 모터(18)에 구동 신호를 제공하고 이에 의해서 트랙 탐색 동작 동안 트랙으로부터 트랙까지
헤드(40)를 이동시켜서 트랙 폴로잉 동작 동안 헤드의 위치를 정확하게 유지한다.
본 명세서에서 설명하고 있는 발명은 예를 들어, 도 5 및 도 6에 도시된 디스크 드라이브 동기화 데이터
검출 채널(22)에서 사용하기 위한 개선된 공통 서보/사용자 데이터 경로 ADC(20)에 관한 것이다. 도 7
에 도시된 바와 같이, 개선된 ADC(20)의 제1 실시예는 샘플링 데이터 검출 채널(22)의 등화기(60)와 병
렬로 접속된 제1 및 제2 아날로그 가산 회로(160 및 170)를 포함한다. 이 제1 및 제2 아날로그 가산 회
로(160 및 170)는, 각각이 가산되는 신호들을 수신하기 위한 제1 단자를 가지며, 각각이 출력으로부터
제1 입력까지 접속된 피드백 저항을 구비한 연산 증폭기(op-amp)의 제1 입력에 접속된 제2 단자를 가지
는 입력 저항 쌍과 같은 종래에 구현 형태를 따른다. 각각의 연산 증폭기는 이 연산 증폭기의 출력이
입력 저항에 접속된 신호들의 합과 동일해지도록 그라운드에 결합된 제2 입력을 더 포함한다.
도 7의 실시예(20)에서, 가산 회로(160 및 170)는 소정의 오프셋 신호들 각각을 채널(22)의 등화기(60)
로부터 입력되는 등화된 아날로그 신호와 더한다. 제1 아날로그 가산 회로(160)는 제1 소정의 값을 아
날로그 신호에 더하여 제1 아날로그 합을 제공하고, 제2 아날로그 가산 회로(170)는 제2 소정의 값을 상
기 신호에 더하여 제2 아날로그 합을 제공한다.
각각 제1 및 제2 아날로그 가산 회로(160 및 170)에 의해 입력 등화 아날로그 신호에 더해진 소정의 값
들은 제1 및 제2 아날로그 합에 대한 소정의 상보적 진폭 오프셋을 제공한다. 이 진폭 오프셋은 실제로
이후의 신호 프로세싱 동작 동안 양자화 또는 라운딩 오류(rounding error)를 최소화하는데 기여한다.
하나의 바람직한 진폭 오프셋 세트는 동일한 크기와 반대 부호들을 가진 오프셋들을 포함한다. 보다 바
람직하게는, 오프셋의 진폭은, 전압 양자화 레졸루션을 입력하는 아날로그-디지탈 변환기의 최하위 비트
를 4로 나눈 값, 예를 들어, 로 계산될 수 있다.
제1 아날로그 가산 회로(160)의 출력은 제1 ADC(180)의 입력에 더 접속되고 제2 아날로그 가산
회로(170)의 출력은 제2 ADC(190)의 입력에 더 접속된다. 또한, 아날로그 기준 레벨 회로(200)는 전압
공급 버스에 접속되고 기준 양자화 레벨을 ADC(180 및 190)에 제공한다. 기준 레벨 회로(200)는 통상
동일한 수의 공칭의 동일 스텝 레벨 아날로그 기준 전압을 제공하는 복수의 탭(tap)을 가진, 저항성 전
압 분주기 네트워크 또는 임의의 기능적으로 등가인 회로로서 구현된다.
제1 ADC(180)과 제2 ADC(190)는 바람직하게는 제1 및 제2 아날로그 가산 회로(160 및 170)로부터 수신된
입력 아날로그 신호들을 각각 아날로그 기준 레벨 회로(200)에 의해서 공급된 아날로그 기준 레벨과 비
교하기 위한 디지탈 비교기 어레이를 포함한다. 각각의 디지탈화 회로(180 및 190)의 이러한 부분들은
종래의 기술로서 본 기술 분야의 통상의 지식을 가진자들에게 널리 공지되어 있다.
디지탈 평균화 회로(210)는 제1 ADC(180)와 제2 ADC(190)로부터 디지탈 샘플들을 평균화할 수 있도록 접
속된다. 이 회로(210)는 공통 클록 회로(220)에 의해서 클록을 얻는 내부 회로에 의해서 설정된 평균화
간격에 걸쳐서 제1 및 제2 ADC(180 및 190)에 의해서 제공된 디지탈화된 샘플들을 합하여 평균값을 구한
다. 이 디지탈 가산 및 평균화 회로는 n비트 가산기로 구성될 수 있다. 또한, 이 제1 및 제2 ADC(180
및 190)는 공통 클록 회로(220)에 의해서 동기적으로 클록화되고 이에 의해서 동기화된 샘플링 속도를
유지한다.
동작에서는, 제1 ADC(180)가 기준 레벨 회로(200)로부터의 아날로그 기준 신호를 기준으로 제1 아날로그
가산 회로(160)로부터의 제1 아날로그 합을 양자화하여 제1 디지탈 샘플 시퀀스를 제공한다. 이와 유사
하게, 제2 ADC(190)는 기준 레벨 회로(200)로부터의 아날로그 기준 신호를 기준으로 제2 아날로그 가산
회로(170)로부터 제2 아날로그 합을 양자화하여 제2 디지탈 샘플 시퀀스를 제공한다. 또한, 제1
ADC(180) 및 제2 ADC(190)는 공통의 클록 회로(220)로 동기화되므로 도 7A에 도시된 바와 같이 서보 버
스트 데이터의 샘플링동안 공통의 샘플링 속도를 가진다.
디지탈 가산 및 평균화 회로(210)는 제1 및 제2 디지탈화된 샘플들의 합과 평균을 계산하여 디지탈 평균
출력을 제공한다. 제1 및 제2 ADC(180 및 190)는 동기회되어 'n'비트 디지탈화된 샘플들을 제공하고,
가산/평균화 회로(210)에 의한 샘플들을 가산하는 프로세스는 보다 높은 리졸루션 디지탈 샘플들, 예를
들어, 'n 1' 비트의 디지탈화된 샘플들을 가진 출력을 제공한다.
예를 들어, 상술된 ADC(20)는 최하위 비트(l.s.b.)가 1인 레졸루션 값을 가질 수 있고 2.5 볼트의 피크-
피크 진폭을 가진 아날로그 입력 신호를 수신할 수 있다. 제1 가산 회로(160)와 제2 가산 회로(170)는
모두 2.5 볼트를 수신한 후, , 또는 약 10 밀리볼트의 진폭 오프셋을 수신한다(바람직하게는,
각각의 가산 회로가 반대 극성 예를 들어 ' ' 또는 '-'을 가진 진폭 오프셋을 수신한다). 따라서, 제1
ADC(180)는 제1 가산 회로(160)로부터 2.51볼트(2.5볼트 0.1볼트)의 아날로그 신호를 수신한다. 동시
에, 제2 ADC(190)는 제1 가산 회로(170)로부터 2.49 볼트(2.5 볼트 - 0.01 볼트)의 아날로그 신호를 수
신한다. 따라서, 제1 ADC(180) 및 제2 ADC(190)는 각각 2.51 볼트와 2.49 볼트인 피크 대 피크 전압을
가진 디지탈 샘플들을 제공하기 위해서 제1 가산 회로(160)와 제2 가산 회로(170)로부터 수신된 아날로
그 신호들을 라운딩하거나 양자화할 것이다. 마지막으로, 디지탈 가산 및 평균화 회로(210)는 제1
ADC(180)로부터 2.51 볼트의 디지탈 샘플과 제2 ADC(190)로부터 2.49 볼트의 디지탈 샘플들을 수신하고,
이들 샘플들을 평균화하여 향상된 비트 레졸루션을 가진 2.50볼트의 디지탈 평균 샘플을 제공한다.
가장 중요한 것은, 상술한 바와 같이, 아날로그 신호에 진폭 오프셋을 더하고, 이 신호를 디지탈 샘플로
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변환하며, 디지탈 샘플들을 가산/평균화함으로써, 출력이 최소 양자화 오류와 향상된 비트 레졸루션을
갖도록 할 수 있다. 이러한 동작은, 헤드(40)가 이미 기록된 서보 스포크(16)를 통과하고 예를 들어 스
포크 내의 미세 위치 필드로부터 헤드 위치 버스트 값을 판독할 때, 서보 스포크 샘플링 간격 동안 가장
바람직하게 수행된다. 향상된 레졸루션은 도 1에 도시된 서보 제어 프로세스(140)에 삽입하기 위한 헤
드 위치 에러값을 구할 때 서보 버스트 검출기(80)에 의해서 유익하게 이용된다. 사용자 데이터가 디스
크(12)의 데이터 면적(14)으로부터 판독되는 기간 동안, ADC(20)는 통상, 예를 들어, 유효 사용자 데이
터 속도의 절반 속도로 동기적으로 우수 인터리브 샘플들을 양자화하는 ADC(180)와 PR4ML 채널 타깃 스
펙트럼 내의 우수 인터리브 샘플들을 양자화하는 ADC(10)을 동작시킨다. 제어 신호 SERVO_SPOKE/DATA
는, 사용자에 의해서 데이터 면적(14) 또는 서보 스포크(16) 상에 있는지 여부에 따라서, 서보 스포크
모드로부터 사용자 데이터 모드까지 ADC(20)를 스위치하기 위해서 공통 클록 회로(220)로 외부에서 인가
될 수 있다.
본 발명의 제2 실시예에서는, 도 8에 도시된 바와 같이, 개선 서보 버스트 레졸루션을 제공하는 ADC 기
능(20A)은 데이터 검출 채널(22)의 등화기(60)와 종래의 (예를 들어, 6비트의) 플래시 아날로그-디지탈
변환 회로(ADC)(250) 사이에 접속된 아날로그 가산 회로(230)를 포함한다. 가산 회로(230)는
등화기(60)로부터의 아날로그 신호 입력과 디지찰-아날로그 변환기(DAC)(240)로부터의 출력으로부터의
아날로그 디더링 신호 입력을 수신한다. DAC 회로(240)는 소정의 디지탈 값 시퀀스를 아날로그 디더링
신호로 변환하는 종래의 회로들을 포함한다. ADC 기능(20A) 내의 향상된 레졸루션은 테이블(242)로부터
DAC(240)까지 디지탈 값의 소정의 패턴들을 계산 및 제공함으로써 구현된다. 디더 값은 DAC 회로(240)
에 의해서 아날로그 디더링 신호로 변환되어 아날로그 가산 회로(230)로 공급된다. 아날로그 가산
회로(230)는 등화기(60)로부터 입력되는 등화 신호 및 DAC 회로(240)로부터 ADC 회로(250)로 디더링 신
호의 합을 출력한다. 그 다음, ADC 회로(250)는 공통 클록 제어 회로(244)에 의해서 설정된 샘플링 속
도로 가산 회로(230)로부터 입력된 합을 일련의 동기 디지탈 샘플로 양자화한다. 아날로그 가산
회로(230)와 ADC(250)는 도 8에 도시된 회로와 유사한 회로 구성을 가지므로 도 8과 관련해서 설명한다.
제1 ADC(250)로부터의 출력은, 예를 들어, 본 예에서 클록 회로(244)에 의해서 설정된 소정의 샘플링 간
격에서 샘플들을 누산 및 평균화하기 위한 누산 및 평균화 함수를 포함하는, 디지탈 버스트 프로세싱 회
로(80)와 선택적으로 접속된다.
현재의 바람직한 디더링 시퀀스는 다음과 같다.
lsb/8[3333 1111 -1-1-1-1 -3-3-3-3]
일반적으로, 인접한 디더링 값은 lsb/m의 증분에 따라 일정한 간격을 가진다. 예를 들어, m=4이면, 인
접한 디더링 값은 lsb/4 만큼 떨어져 있다.
도 8에 도시된 ADC(20A)의 동작 동안, 아날로그 가산 회로(230)는 자기 트랜스듀서(40)에 의해서
스포크(16)로부터 판독된 제1 아날로그 신호 등화기(60)로부터 수신한다. 부가적으로, 아날로그 가산
회로(230)는 클록 제어 회로(244)에 의해서 설정된 바와 같이 ADC(250)과 동기화되어 DAC 회로(240)로부
터 아날로그 디더링 신호를 수신한다. DAC 회로(240)로부터 수신된 아날로그 디더링 신호와 판독 채널
데이터 경로로부터 수신된 아날로그 신호는 아날로그 가산 회로(230)에 의해서 가산되어 가산된 아날로
그 신호를 제공하는데, 이 가산된 아날로그 신호는 이후에 제1 ADC(250)에 의해서 양자화되어 평균화 함
수용 버스트 검출기(80)로 입력된다. 디더 구성 성분을 포함한 아날로그 신호의 합은, 도 7의 ADC(20)
와 결합하여 미리 설명된 개선된 레졸루션과 같이, 향상된 최하위 비트(l.s.b) 레졸루션을 가진 제1
ADC(250)에 의해서 양자화될 것이다. ADC(250)에 의해서 제공된, 개선된 레졸루션의 n비트 디지탈 샘플
들은 이후에 버스트 프로세서(80)에 의해서 평균화되고 결국 개선된 레졸루션의 디지탈 서보 버스트 샘
플들이 된다.
보다 상세하게는, 스포크(16)로부터 서보 스포크 데이터를 판독하는 동안, 아날로그 가산 회로(230)는
소정의 아날로그 디더링 신호와 (아날로그 판독 채널 데이터 경로를 통해) 자기 트랜스듀서(40)로부터
수신된 이득-정규화 및 등화된 아날로그 신호를 더한다. DAC 회로(240)에 의해서 제공된 아날로그 디더
링 신호는 아날로그 가산 신호를 제공하기 위해서 아날로그 신호에 오프셋을 제공한다. 아날로그 신호
에 더해진 오프셋 값들은, 언바이어스된 등화된 아날로그 신호의 정규 레벨 초과 및 미만의 단위 값으
로, 디더링 구성 성분에 의해서, 바이어스된 양자화 값이 된다. 버스트 프로세서(80)의 평균화 간격에
걸쳐서, 샘플들이 평균화되고 결국 향상된 l.s.b. 레졸루션을 가진 버스트 진폭값이 된다. 향상된 비트
레졸루션은 식 'log2m'로 일정해지고 - 여기서 'm'은 DAC 회로(240)에 제공되고 이 DAC 회로(240) 에
의해서 이후에 아날로그 디더링 신호로 변환되는 서로 다른 디더링 값들의 개수 -, 아날로그 가산
회로(230)에 의해서 아날로그 신호에 더해져서 ADC(250)에 의해서 동기적으로 양자화된 가산된 아날로그
신호를 제공한다.
아날로그 디더링 신호와 디스크 데이터 경로로부터 수신된 아날로그 신호를 더하는 과정은 클록 제어 회
로(244)에 의해서 제1 ADC(250)의 샘플링 속도로 동기화된다. 따라서, 아날로그 신호에 더해진 디더링
값들은, ADC(250)에 의한 다음 샘플링이 최소 에러를 가지고 행해지도록, 아날로그 신호의 조건 설정에
영향을 미친다. 또한, ADC(250)에 의해서 수신된 아날로그 가산 신호는 평균화 이후의 최하위
비트(l.s.b) 버스트 값의 유효 레졸루션의 증가로 인해 보다 정확하게 샘플링되고 평균화된다. 소정 수
의 DAC 회로(240)에 제공된 아날로그 디더링 값들은 DAC 회로(240)의 출력에서 소정 수의 아날로그 디더
링 신호들을 출력한다. 한 바람직한 실행에서, 4개의 디더링 값, 예를 들어, m=4는 ADC(250)의 l.s.b
레졸루션을 2 비트, 예를 들어, log 4 = 2 비트 만큼 증가시키는데 이용된다. ADC(250)의 2 비트 샘플
링 포인트 레졸루션의 개선은 버스트 프로세서(80)의 출력에서 구현되는 디지탈 샘플의 레졸루션을 증가
시킨다.
사용자 데이터 면적(14)을 판독하는 반면, 보다 높은 레졸루션으로 복조된 디지탈 데이터 샘플이
채널(22)의 디지탈 사용자 데이터 프로세싱 소자들(110 및 120)에 필요없기 때문에, DAC 회로(240)에 제
공된 디더링 값은 간단히 제로로 설정된다. 따라서, 사용자 데이터 모드 동안에, 아날로그 가산 회로에
는 기본적으로 아날로그 데이터 경로로부터 아날로그 디더링 신호를 더하지 않고 제1 ADC(250)로 직접
유도된 아날로그 신호가 통과한다. 그러므로, 서보 스포크 데이터를 복조하기 위한 고 레졸루션의 서보
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스포크 정보 모드뿐만 아니라 사용자 데이터를 복조하기 위한 공통 데이터 경로를 가진 ADC 펑크션(20A)
이 구현된다.
도 9에 도시된 바와 같이 본 발명의 제3 실시예에서, 구성 소자들, 회로, 및 도 7 및 도 8에 도시된 실
시예들의 기능부들이 효과적으로 결합된다. 본 발명의 기본 구조를 통합하고 있는 ADC의 제3 실시
형태(20B)는, 디스크 드라이브(10)의 샘플링 데이터 검출 채널(22)의 등화기(60)와 같은 소스로부터 아
날로그 신호를 수신하고 DAC 회로(280)로부터 아날로그 디더링 신호를 수신하는 제1 아날로그 가산
회로(270)를 포함한다. DAC 회로(280)는 예를 들어, 테이블 레지스터 어레이(282)로부터 제공된 소정
수의 디더링 값들에 기초하여 소정 수의 아날로그 디더링 신호들을 생성한다. 이러한 방법으로, 'm'개
의 서로 다른 디더링 오프셋 값들은 DAC 회로(280)로 도입되어, 이후에 제1 아날로그 가산 회로(270)에
의해서 채널 아날로그 신호와 더해져서 제1 가산된 아날로그 신호를 제공하는 동일한 수의 아날로그 디
더링 신호를 생성한다. 또한, 제1 가산된 아날로그 신호의 다음의 아날로그-디지탈 변환 동작은 도 4에
서 설명된 ADC(20a)와 같이 최소 양자화 에러 및 'log m'의 향상된 비트 레졸루션을 실현한다.
제2 및 제3 아날로그 가산 회로들(290 및 300)은 제1 아날로그 가산 회로(270)에 개별적으로 접속된 입
력을 가진다. 제2 및 제3 아날로그 가산 회로는 모두 제1 아날로그 가산 회로(270)로부터 제1 가산된
아날로그 신호를 수신한다. 제2 아날로그 가산 회로(290)는 제1 소정의 오프셋 값과 제1 아날로그 합
신호를 더하여 제2 아날로그 합을 제공하고, 제3 아날로그 가산 회로(300)는 제2 소정의 오프셋 값과
제1 아날로그 합 신호를 더하여 제3 아날로그 합을 제공한다. 도 7의 실시 형태(20)에서와 같이, 바람
직한 제1 및 제2 오프셋 값들은 이다 - 여기서, m은 디더링 레벨의 수, 일반적으로 2 또는 4임
-.
제1 ADC(310)는 아날로그 기준 레벨 회로(330)뿐만 아니라 제2 아날로그 가산 회로(290)에도 접속된다.
제1 ADC(310)는 제2 가산 회로(290)로부터 수신된 제2 아날로그 합과 아날로그 기준 레벨 회로(330)로부
터 수신된 아날로그 기준 신호를 일련의 제1 디지탈 샘플들로 변환한다.
이와 유사하게, 제2 ADC(320)는 아날로그 기준 레벨 회로(330)뿐만 아니라 제3 아날로그 가산 회로(300)
에 접속된다. 제2 ADC(320)는 제3 가산 회로(300)로부터 수신된 제3 아날로그 합과 아날로그 프론트 엔
드 회로(330)로부터 수신된 아날로그 기준 신호를 일련의 제2 디지탈 샘플들로 변환한다.
그 결과, n-비트 가산기와 같은 디지탈 가산 및 평균화 회로(340)는, 공통 클록 제어 회로(284)에 의해
서 설정된 평균화 간격에 걸쳐서 ADC(310 및 320)으로부터 일련의 제1 및 제2 디지탈 샘플들을 각각 평
균화하여 계산된 출력 표본을 제공한다. 클록(284)은 회로(340)에 의해서 제공된 평균화 기능과
테이블(282)을 통해 DAC(280)에 의해서 제공된 디더링 기능에 ADC(310 및 320)의 양자화 동작을 동기화
한다. 본 기술 분야의 통상의 지식을 가진자들에게 도 9의 실시 형태(20B)가 도 5의 모델을 효과적으로
실행하며 그 결과 원치 않은 잡음과 서로 다른 비선형성을 감소시키는 디지탈 버스트 진폭 값을 동기적
으로 복조하여 제공하기 위한 우수한 서보 버스트 동기화 복조기로 동작한다는 것이 자명하다.
본 발명의 상술된 실시예들은, 디스크 드라이브에서 데이터 탐색 동작 동안 미세한 헤드 위치 서보 샘플
링을 위해서 최소 양자화 에러를 가진 보다 높은 비트 레졸루션을 제공하는데 적합하게 적응될 수 있는,
개선된 동기화 데이터 검출 채널(ADC) 및 변환 방법을 포함해서, 많은 장점을 가진다.
따라서, 본 발명의 실시예에서 설명한 바와 같이, 본 발명의 목적이 충분히 실현될 수 있으며, 본 발명
의 기술 정신 및 기술 범위에 이탈되지 않는 범위 내에서 본 기술 분야의 통상의 지식을 가진자들에 의
해 본 발명의 구성 및 광의의 다른 실시 형태에 있어서의 다양한 변화 및 응용이 제시될 수 있음이 자명
하다. 본 명세서는 순수하게 발표 및 기재된 내용이 설명되었으며 특정 분야에 한정되도록 의도되지 않
았다.
(57) 청구의 범위
청구항 1
스포크(spoke) 영역에 의해서 나누어진 데이터 트랙 영역을 가진 회전 디스크를 포함하는 디스크 드라이
브의 샘플링 데이터 검출 채널용의 아날로그-디지탈 변환기 회로 - 상기 아날로그-디지탈 변환기 회로는
제1 양자화 레졸루션(resolution)에서 상기 데이터 트랙 영역 내의 사용자 데이터를 동기적으로 샘플링
하고, 상기 제1 양자화 레졸루션보다 사실상 더 큰 제2 양자화 레졸루션에서 상기 스포크 영역들 중 적
어도 하나의 스포크 영역으로부터 서보 버스트 필드를 동기적으로 샘플링함 - 에 있어서,
상기 디스크 드라이브의 아날로그 회로로부터 양자화되는 아날로그 신호를 수신하기 위한 입력;
소정의 아날로그 오프셋 신호를 제공하기 위한 오프셋 신호 생성 수단;
스포크 서보 샘플링 간격 동안 상기 아날로그 신호와 상기 오프셋 신호를 결합하여 합성 신호를 제공하
기 위한 결합 수단;
상기 서보 스포크 샘플링 간격 동안 상기 합성 신호를 동기적으로 샘플링하고, 사용자 데이터 샘플링 간
격 동안 상기 아날로그 신호를 동기적으로 샘플링하여, 스포크 서보 샘플 시퀀스와 사용자 데이터 샘플
시퀀스를 생성하기 위한 아날로그-디지탈 변환 수단; 및
소정의 평균화 간격에 걸쳐서 상기 스포크 서보 샘플들을 평균화하도록 접속되어 향상된 비트 레졸루션
을 가진 서보 스포크 평균 샘플들을 제공하는 디지탈 평균화 수단
을 포함하는 아날로그-디지탈 변환기 회로.
청구항 2
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공개특허특1999-0082671
제1항에 있어서,
상기 결합 수단은 제1 및 제2 아날로그 가산 회로 - 상기 제1 아날로그 가산 회로는 제1 소정의 아날로
그 오프셋 값을 상기 아날로그 신호에 더하여 제1 합을 제공하고 상기 제2 아날로그 가산 회로는 제2 소
정의 아날로그 오프셋 값을 상기 아날로그 신호에 더하여 제2 합을 제공함 -를 포함하고,
상기 아날로그-디지탈 변환 수단은 상기 제1 합을 샘플링하도록 접속된 제1 아날로그-디지탈 변환기, 및
상기 제2 합을 샘플링하도록 접속된 제2 아날로그-디지탈 변환기를 포함하는 아날로그-디지탈 변환기 회
로.
청구항 3
제2항에 있어서, 상기 제1 및 제2 소정의 값은 식, 오프셋 = ±l.s.b./4에 의해서 계산되며, 여기서,
l.s.b.는 상기 제1 및 제2 아날로그-디지탈 변환기의 최하위 비트 레졸루션인 아날로그-디지탈 변환기
회로.
청구항 4
제2항에 있어서, 상기 제1 및 제2 디지탈 샘플들은 길이가 n비트이고, 상기 디지탈 출력은 길이가 (n 1)
비트인 아날로그-디지탈 변환기 회로.
청구항 5
제2항에 있어서, 상기 제1 아날로그-디지탈 변환기와 상기 제2 아날로그-디지탈 변환기는 공통의 디지탈
클록에 의해서 동기화되는 아날로그-디지탈 변환기 회로.
청구항 6
제1항에 있어서, 상기 서보 스포크 평균 샘플들이 헤드 위치 추정 에러를 최소화하기 위해서 상기 디스
크 드라이브의 서보 위치 제어에 제공되는 아날로그-디지탈 변환기 회로.
청구항 7
제1항에 있어서, 상기 오프셋 신호 생성 수단은 아날로그 디더링(dithering) 신호를 발생하기 위한 디더
신호 소스(dither signal source)를 포함하고, 상기 결합 수단은 상기 아날로그 신호를 상기 디더링 신
호와 결합시키기 위한 아날로그 가산 회로를 포함하는 아날로그-디지탈 변환기 회로.
청구항 8
제7항에 있어서, 상기 디더 신호 소스는 소정의 디지탈 디더링 값을 상기 아날로그 디더링 신호로 변환
하기 위한 디지탈-아날로그 변환기를 포함하는 아날로그-디지탈 변환기 회로.
청구항 9
제1항에 있어서, 상기 디지탈 평균화 수단은 상기 스포크 서보 샘플들을 가산 및 평균화하기 위한 누산
기(accumulator)를 포함하는 아날로그-디지탈 변환기 회로.
청구항 10
제8항에 있어서, 상기 소정의 디지탈 디더링 값은 테이블로부터 상기 디지탈-아날로그 변환기로 제공되
는 아날로그-디지탈 변환기 회로.
청구항 11
제10항에 있어서, 상기 평균 스포크 서보 샘플들은 식 'log2m'에 의해서 계산된 증가된 비트 레졸루션을
갖되, 여기서 'm'은 상기 소정의 디지탈 디더링 값의 개수를 나타내는 아날로그-디지탈 변환기 회로.
청구항 12
제11항에 있어서, 소정의 디지탈 디더링 값의 바람직한 개수는 4인 아날로그-디지탈 변환기 회로.
청구항 13
제1항에 있어서, 상기 아날로그-디지탈 변환 수단은, 상기 서보 스포크 샘플링 간격 동안 상기 합성 신
호를 비동기적으로 샘플링하고, 공칭 데이터 속도 및 위상에 동기화하여 사용자 데이터 샘플링 간격 동
안 상기 아날로그 신호를 샘플링하여, 스포크 서보 샘플들의 비동기 시퀀스와 사용자 데이터 샘플들의
동기 시퀀스를 생성하는 아날로그-디지탈 변환기 회로.
청구항 14
디스크 드라이브의 샘플링 데이터 검출 채널용의 아날로그-디지탈 변환기 회로에 있어서,
제1 소스로부터 아날로그 신호를 수신하고, 제2 소스로부터 아날로그 디더링 신호를 수신하며, 상기 아
날로그 신호와 상기 아날로그 디더링 신호를 가산하여 제1 가산된 아날로그 신호를 제공하는 제1 아날로
그 가산 회로;
상기 제1 가산 회로에 접속된 제2 및 제3 아날로그 가산 회로 - 상기 제2 아날로그 가산 회로는 제1 소
정의 오프셋 값을 상기 제1 가산된 아날로그 신호에 더하여 제2 아날로그 합을 제공하고, 상기 제3 아날
로그 가산 회로는 제2 소정의 오프셋 값을 상기 제1 가산된 아날로그 신호에 더하여 제3 아날로그 합을
제공함 - ;
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공개특허특1999-0082671
상기 제2 가산 회로와 아날로그 프론트 엔드 회로(analog front end circuit)에 접속되고 상기 제2 아날
로그 합을 제1 디지탈 샘플 시퀀스로 변환하기 위한 제1 아날로그-디지탈 변환기;
상기 제3 가산 회로와 아날로그 프론트 엔드 회로에 접속되고 상기 제3 합을 제2 디지탈 샘플 시퀀스로
변환하기 위한 제2 아날로그-디지탈 변환기; 및
상기 제1 및 제2 디지탈 샘플들을 가산 및 평균화하여 디지탈 출력을 제공하기 위한 디지탈 가산 및 평
균화 회로
를 포함하는 아날로그-디지탈 변환기 회로.
청구항 15
제14항에 있어서, 상기 제1 소스는 상기 디스크 드라이브의 상기 샘플링 데이터 검출 및 추정 채널에 접
속된 아날로그-디지탈 변환기 회로.
청구항 16
제15항에 있어서, 상기 제2 소스는 소정의 디지탈 디더링 값 시퀀스로부터 디지탈-아날로그 변환기에 의
해서 발생된 아날로그 디더링 신호인 아날로그-디지탈 변환기 회로.
청구항 17
제16항에 있어서, 상기 제1 및 제2 디지탈 샘플들은 길이가 'n' 비트이고, 상기 디지탈 출력은 길이가
'n 1' 비트인 아날로그-디지탈 변환기 회로.
청구항 18
제14항에 있어서, 상기 제1 아날로그-디지탈 변환기는 공통의 디지탈 클록에 의해서 상기 제2 아날로그-
디지탈 변환기에 동기화되어 고 레졸루션의 동기화된 디지탈 출력을 제공하는 아날로그-디지탈 변환기
회로.
청구항 19
제14항에 있어서, 상기 디스크 드라이브의 공통의 데이터 경로는 데이터 검출 및 서보 헤드 위치 에러
추정에 사용되는 아날로그-디지탈 변환기 회로.
청구항 20
제19항에 있어서, 서보 헤드 위치 에러 추정 평균 샘플들을 포함하는 상기 디지탈 출력은 서보 위치 추
정 에러를 최소화하기 위해서 상기 디스크 드라이브의 서보 위치 제어 시스템에 접속된 아날로그-디지탈
변환기 회로.
청구항 21
제16항에 있어서, 소정 수의 디지탈 디더링 값들은 상기 디지탈-아날로그 변환기에 제공되어 상기 아날
로그 디더링 신호를 생성하는 아날로그-디지탈 변환기 회로.
청구항 22
제21항에 있어서, 상기 아날로그 디더링 신호는 'm' 디지탈 디더링 값으로부터 발생되고, 'log2m' 증가
된 디지탈 레졸루션이 상기 제1 아날로그 신호의 아날로그-디지탈 변환 이후에 실행되도록 상기 아날로
그 신호와 더해지며, 여기서, 상기 'm'은 상기 아날로그 디더링 신호를 생성하기 위해서 상기 디지탈-아
날로그 변환기에 의해서 사용된 디지탈 디더링 값의 개수인 아날로그-디지탈 변환기 회로.
청구항 23
제14항에 있어서, 상기 제1 및 제2 소정의 오프셋 값은 식, 오프셋 = ±l.s.b./4에 따라 제공되는 아날
로그-디지탈 변환기 회로.
청구항 24
스포크 영역들로 나누어진 데이터 트랙 영역을 가진 회전 강체 디스크(rotating rigid disk)를 포함하는
하드 디스크 드라이브의 부분 응답, 최대 가능성의 동기화 샘플링 데이터 검출 채널용(partial-
response, maximum likelihood synchronous sampling data detection channel)의 아날로그-디지탈 변환
기 회로 - 상기 아날로그-디지탈 변환기 회로는 제1 양자화 레졸루션에서 상기 데이터 트랙 영역 내의
사용자 데이터를 동기적으로 샘플링하고 상기 제1 양자화 레졸루션보다 사실상 큰 제2 양자화 레졸루션
에서 적어도 하나의 상기 스포크 영역들 중 적어도 하나의 스포크 영역으로부터 서보 버스트 필드를 동
기적으로 샘플링함 - 에 있어서,
상기 디스크 드라이브의 아날로그 판독 데이터 채널로부터 양자화되는 아날로그 신호를 수신하기 위한
입력;
아날로그 디더 신호를 제공하는 소스;
상기 아날로그 신호를 상기 아날로그 디지탈 값과 가산하여 출력에서 제1 합을 생성하기 위한 제1 가산
회로;
상기 출력에 접속되고, 상기 제1 합을 제1 소정의 오프셋 값과 결합시키기 위한 제2 가산 회로 및 상기
제1 양자화 레졸루션에서 제1 디지탈 샘플들을 발생하기 위한 제1 아날로그-디지탈 변환기를 포함하는
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공개특허특1999-0082671
제1 경로;
상기 출력에 접속되고, 상기 제1 합을 상기 제1 소정의 오프셋 값과 다른 제2 소정의 오프셋 값과 결합
시키기 위한 제3 가산 회로 및 상기 제1 양자화 레졸루션에서 제2 디지탈 샘플들을 발생하기 위한 제2
아날로그-디지탈 변환기를 포함하는 제2 경로; 및
소정의 평균화 간격에 걸쳐서 상기 제1 및 제2 디지탈 샘플들을 평균화하도록 접속되어 상기 제2 양자화
레졸루션을 가진 평균 샘플들을 제공하는 디지탈 평균화 수단
을 포함하는 아날로그-디지탈 변환기 회로.
청구항 25
제24항에 있어서, 아날로그 디더 신호들을 제공하는 상기 소스는 디지탈 디더 값들을 제공하는 디더 값
소스, 및 상기 디지탈 디더 값들을 상기 아날로그 디더 신호로 변환하기 위한 디지탈-아날로그 변환기를
포함하는 아날로그-디지탈 변환기 회로.
청구항 26
제25항에 있어서, 상기 디더 값 소스는 룩업 테이블(lookup table)인 아날로그-디지탈 변환기 회로.
청구항 27
제25항에 있어서, 상기 아날로그 디더링 신호는 'm' 디지탈 디더링 값으로부터 발생되며, 'log2m' 증가
된 비트 레졸루션이 상기 디지탈 평균화 수단에서 실현되도록 상기 아날로그 신호에 더해지고, 여기서,
상기 m은 상기 아날로그 디더링 신호를 생성하기 위해서 상기 디지탈-아날로그 변환기에 의해서 사용된
디지탈 디더링 값의 개수인 아날로그-디지탈 변환기 회로.
청구항 28
제24항에 있어서, 상기 제1 소정의 오프셋 값은 l.s.b./4m 이고, 상기 제2 소정의 오프셋 값은 -
l.s.b./4m 이며, 여기서 m은 1에서부터 8까지의 범위 내에 있는 정수를 포함하는 아날로그-디지탈 변환
기 회로.
청구항 29
제24항에 있어서, 상기 디지탈 평균화 수단은 상기 제1 및 제2 디지탈 샘플들의 부호를 제거하기 위한
수단을 포함하여, 상기 평균 샘플들을 절대값으로 제공하는 아날로그-디지탈 변환기 회로.
청구항 30
제24항에 있어서, 상기 스포크 내의 복수의 서보 버스트 필드들은 동기적으로 샘플링되는 아날로그-디지
탈 변환기 회로.
청구항 31
제30항에 있어서, 상기 스포크 내의 상기 복수의 서보 버스트 필드들은 소정의 원주에서 순차적이고 방
사상으로 오프셋된 패턴(circumferentially sequential and radially offset pattern)으로 배열된 아날
로그-디지탈 변환기 회로.
도면
도면1
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도면2
도면2A
도면3
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도면4
도면5
도면6
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공개특허특1999-0082671
도면7
도면7A
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도면8
도면9
도면10
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공개특허특1999-0082671