반도체 소자의 접촉 저항을 개선한 플러그 형성 방법(Plug fabrication method to improve contactcharacteristics in semiconductor device)

(19)대한민국특허청(KR)
(12) 공개특허공보(A)

(51) 。Int. Cl.
H01L 21/28 (2006.01)
(11) 공개번호
(43) 공개일자
10-2007-0062868
2007년06월18일
(21) 출원번호 10-2005-0122769
(22) 출원일자 2005년12월13일
심사청구일자 없음
(71) 출원인 주식회사 하이닉스반도체
경기 이천시 부발읍 아미리 산136-1
(72) 발명자 이상호
서울 동작구 상도동 207-1
(74) 대리인 특허법인아주
전체 청구항 수 : 총 3 항
(54) 반도체 소자의 접촉 저항을 개선한 플러그 형성 방법
(57) 요약
반도체 소자의 접촉 저항을 개선한 플러그(plug) 형성 방법을 제시한다. 본 발명에 따르면, 반도체 기판 상에 관통 콘택홀
을 가지는 절연층을 형성하고, 콘택홀을 부분적으로 채워 가운데에 오목한 형상 부분을 이루며 상대적으로 저농도로 도펀
트(dopant)가 도핑(doping)된 제1폴리 실리콘층을 형성한다. 제1폴리 실리콘층 상에 오목한 형상 부분을 채워 가운데 심
형태를 이루되 제1폴리 실리콘층에 비해 도펀트가 고농도로 도핑된 제2폴리 실리콘층을 형성하고, 에치 백 또는 화학기계
적연마하여 플러그를 형성하는 반도체 소자의 플러그 형성 방법을 제시한다.
대표도
도 3
특허청구의 범위
청구항 1.
반도체 기판 상에 관통 콘택홀을 가지는 절연층을 형성하는 단계;
상기 콘택홀을 부분적으로 채워 가운데에 오목한 형상 부분을 이루며 상대적으로 저농도로 도펀트(dopant)가 도핑
(doping)된 제1폴리 실리콘층을 형성하는 단계; 및
상기 제1폴리 실리콘층 상에 상기 오목한 형상 부분을 채워 가운데 심 형태를 이루되 상기 제1폴리 실리콘층에 비해 도펀
트가 고농도로 도핑된 제2폴리 실리콘층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 플러그 형성 방
법.
공개특허 10-2007-0062868
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청구항 2.
제1항에 있어서,
상기 제1폴리 실리콘층은 많아야 1E20 원자 수/cc 이하의 P 도펀트가 도핑되게 형성되고
상기 제2폴리 실리콘층은 적어도 7E20 원자 수/cc 이상의 P 도펀트가 도핑되게 형성되는 것을 특징으로 하는 반도체 소자
의 플러그 형성 방법.
청구항 3.
제1항에 있어서,
상기 제2폴리 실리콘층은 상기 제1폴리 실리콘층을 증착하는 과정에 인 시튜로 증착되되 상기 제1폴리 실리콘층의 증착
온도에 비해 낮거나 대등한 증착 온도로 증착되는 것을 특징으로 하는 반도체 소자의 플러그 형성 방법.
명세서
발명의 상세한 설명
발명의 목적
발명이 속하는 기술 및 그 분야의 종래기술
본 발명은 반도체 소자에 관한 것으로, 특히, 접촉 저항을 개선한 플러그(plug) 형성 방법에 관한 것이다.
반도체 소자의 집적도가 높아지며 소자 구성 요소 간의 전기적인 연결을 위한 도전성 플러그 공정이 도입되고 있다. 특히,
DRAM과 같은 메모리(memory) 소자에서 접합(junction) 부분과 비트 라인(bit line) 또는 커패시터(capacitor) 등과의 전
기적 연결을 플러그 구조로 구현하고 있다.
플러그는 주로 가공성이 우수한 것으로 평가되고 있는 폴리 실리콘(poly silicon)을 이용하여 형성되고 있으며, 폴리 실리
콘 플러그에 도전성을 부여하여 저항을 낮추기 위해 도펀트(dopant)를 도핑(doping)하고 있다. 폴리 실리콘 플러그의 도
전성은 도핑 농도에 의존하여 증가되고, 이에 따라 접촉 저항은 줄어들게 된다. 메모리 소자의 동작 속도를 높이기 위해서
는 폴리 실리콘 플러그의 저항을 낮추는 것이 유리하므로, 폴리 실리콘 플러그의 도핑 농도를 증가시키는 것이 요구된다.
그런데, 폴리 실리콘 플러그의 도핑 농도가 증가될 경우, 플러그와 실리콘 기판의 계면 접합 부분에서 도펀트 확산
(diffusion)이 크게 발생될 수 있다. 이러한 도펀트 확산은 실리콘 기판 상에 구현된 트랜지스터의 채널 길이(channel
length) 감소를 유발하게 된다. 따라서, 폴리 실리콘 플러그의 도핑 농도 증가에는 제약이 발생하게 된다.
그런데, 이러한 도펀트 확산을 방지하기 위해서 폴리 실리콘에의 도핑 농도를 줄이면, 플러그 자체의 저항 및 상 하부의 접
합부의 접촉 저항이 증가되게 된다. 이에 따라, 소자의 동작 속도가 열악해지게 된다.
이러한 폴리 실리콘 플러그의 도펀트 도핑 농도에 대한 문제는, 소자의 고집적화가 점점 더 진행됨에 따라 채널 길이가 점
점 더 감속하고, 플러그의 접촉 면적 또한 점점 더 감소됨에 따라 더욱 심각해질 수 있다.
발명이 이루고자 하는 기술적 과제
본 발명이 이루고자 하는 기술적 과제는, 플러그에 도핑된 도펀트의 측면 확산(lateral diffusion)을 억제하며 접촉 저항을
개선한 플러그 형성 방법을 제시하는 데 있다.
공개특허 10-2007-0062868
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발명의 구성
상기의 기술적 과제를 달성하기 위한 본 발명의 일 관점은, 반도체 기판 상에 관통 콘택홀을 가지는 절연층을 형성하는 단
계; 상기 콘택홀을 부분적으로 채워 가운데에 오목한 형상 부분을 이루는 상대적으로 저농도로 도펀트(dopant)가 도핑
(doping)된 제1폴리 실리콘층을 형성하는 단계; 및 상기 제1폴리 실리콘층 상에 상기 오목한 형상 부분을 채워 가운데 심
형태를 이루며 상기 제1폴리 실리콘층에 비해 도펀트가 고농도로 도핑된 제2폴리 실리콘층을 형성하는 단계를 포함하는
반도체 소자의 플러그 형성 방법을 제시한다.
상기 제1폴리 실리콘층은 많아야 1E20 원자 수/cc 이하의 P 도펀트가 도핑되게 형성되고, 상기 제2폴리 실리콘층은 적어
도 7E20 원자 수/cc 이상의 P 도펀트가 도핑되게 형성될 수 있다.
상기 제2폴리 실리콘층은 상기 제1폴리 실리콘층을 증착하는 과정에 인 시튜로 증착되되 상기 제1폴리 실리콘층의 증착
온도에 비해 낮거나 대등한 증착 온도로 증착될 수 있다.
본 발명에 따르면, 플러그의 자체 저항 및 접촉 저항의 감소를 구현하며, 도펀트의 측면 확산을 억제할 수 있는 플러그 형
성 방법을 제시할 수 있다.
이하, 첨부도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 범위가 아래에서 상
술하는 실시예로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을
가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것으로 해석되는 것이 바람직하다.
본 발명의 실시예에서는 상대적으로 저농도로 도펀트가 도핑된 외주 부분과 상대적으로 고농도로 도펀트가 도핑된 심 부
분의 컬럼 형태 구조(columnar type structure)를 이루는 폴리 실리콘 플러그 구조를 제시한다.
이러한 플러그 구조에서 고농도로 도펀트가 도핑된 심 부분에 의해 플러그의 자체 저항 및 접촉 저항이 감소될 수 있다. 또
한, 저농도로 도펀트가 도핑된 외주 부분에 의해 하부의 기판 등으로의 도펀트의 외부 확산이 현저히 감소될 수 있다. 이에
따라, 플러그에 인근하여 형성된 트랜지스터의 채널로 도펀트가 확산되는 것이 충분히 효과적으로 억제될 수 있으므로, 트
랜지스터의 온/오프(on/off) 동작 특성을 개선시킬 수 있다.
도 1 내지 도 3은 본 발명의 실시예에 따른 반도체 소자의 접촉 저항을 개선한 플러그 형성 방법을 설명하기 위해서 개략적
으로 도시한 단면도들이다. 도 4는 도 3의 플러그 구조를 보다 구체적으로 설명하기 위해서 개략적으로 도시한 단면도이
다.
도 1을 참조하면, 본 발명의 실시예에 따른 플러그 형성 방법은 기본적으로 폴리 실리콘의 증착으로 플러그 구조를 구현한
다. 먼저, 반도체 기판(100) 상에 활성 영역(active region: 101)을 설정하는 소자 분리(150)를 얕은 트렌치 소자 분리
(STI)로 바람직하게 형성한다.
소자 분리(150)는 기판(100)에 형성된 트렌치에 실리콘 산화물과 같은 절연 물질을 채워 형성될 수 있으며, 소자 분리
(150)와 기판(100) 간의 계면 특성 제고를 위해 버퍼층(151)을 예컨대 실리콘 질화물층/실리콘 산화물층의 이중 구조 또
는 실리콘 산화물층/실리콘 질화물층/실리콘 산화물층의 3중 구조로 형성할 수 있다.
반도체 기판(100) 상에 게이트 유전층(210) 및 게이트(230), 캡층(capping layer: 250) 및 스페이서(spacer: 270)를 포함
하는 게이트 스택(200)을 형성한다. 이때, 게이트(230)는 도전성 폴리 실리콘층의 제1층(231) 및 텅스텐 실리사이드층
(WSiX)의 제2층(235)의 이중층 구조로 형성될 수 있다.
게이트 스택(200)을 덮어 후속 콘택홀(contact hole: 331) 식각 과정으로부터 보호하고 식각 종료를 위한 식각 저지층
(310)을 형성한다. 식각 저지층(310)은 실리콘 질화물층으로 라이너(liner) 형태로 형성될 수 있다. 이후에, 식각 저지층
(310) 상에 게이트 스택(200) 사이의 갭(gap)을 채우는 절연층(330)을 형성한다.
절연층(330)을 선택적으로 식각하여 게이트 스택(200)들 사이의 반도체 기판(100) 부분을 노출하는 콘택홀(331) 형성한
다. 이때, 콘택홀(331)은 홀(hole) 형태 열린 부분을 가지는 식각 마스크(etch mask)난 라인(line) 형태의 열린 부분을 가
지는 식각 마스크를 사용하는 자기 정렬 콘택(SAC: Self Aligned Contact) 방법을 따라 형성될 수 있다.
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도 2를 참조하면, 콘택홀(331)을 채우는 플러그층을 폴리 실리콘 이중층으로 형성한다. 예컨대, 상대적으로 저농도로 도펀
트가 도핑된 제1폴리 실리콘층(410)을 증착하고, 이어서 상대적으로 고농도로 도펀트가 도핑된 제2폴리 실리콘층(450)을
증착한다. 이때, 제1폴리 실리콘층(410)은 게이트 스택(200) 사이 부분의 가운데가 오목한 형상이 이루어지게, 콘택홀
(331)을 부분적으로 채우게 형성한다. 이후에, 제2폴리 실리콘층(450)은 오목한 가운데 부분을 채워 콘택홀(331)을 완전
히 채우도록 형성된다.
이때, 제1 및 제2폴리 실리콘층(410, 450)은 동일한 증착 장비 내에서 인 시튜(in-situ)로 증착될 수 있는 데, 이때, 증착
온도는 대략 450℃ 내지 600℃일 수 있다. 또한, 증착 압력은 대략 0.3 내지 3 Torr 정도로 설정될 수 있다. 증착을 위한
실리콘 소스(Si source)로는 SiH4 또는 Si2H6, SiH2Cl2 등을 이용할 수 있다. 이러한 증착 과정은 실질적으로 저압 화학기
상증착(LP-CVD) 과정으로 수행될 수 있다.
한편, 이러한 제1 및 제2폴리 실리콘층(410, 450)을 증착할 때, 도펀트 소스(dopant source)를 공급하여, 제1 및 제2폴리
실리콘층(410, 450)에 도펀트를 도핑할 수 있다. 이때, 도펀트를 위한 가스로는 PH3을 이용할 수 있고, 캐리어 가스
(carrier gas)로는 질소 가스(N2) 또는 헬륨(He)과 같은 비활성 가스(inert gas)를 이용할 수 있다. 또는 캐리어 가스로 실
리콘 소스를 이용할 수 있다. 이러한 도펀트 소스는 실리콘 소스의 공급에 순차적으로 공급되거나 실리콘 소스의 공급과
함께 공급될 수 있다.
제1폴리 실리콘층(410)은 도펀트의 도핑 농도가 많아야 대략 1E20 원자 수/cc 이하로 되도록 실리콘 소스: 도펀트 소스
가스의 비를 조절하여 증착될 수 있다. 이러한 제1폴리 실리콘층(410)은 대략 50 내지 1000Å 정도 두께로 형성될 수 있
다.
이후에, 제1폴리 실리콘층(410) 상에 인 시튜로 증착되는 제2폴리 실리콘층(450)은 도펀트의 도핑 농도가 적어도 대략
7E20 원자 수/cc 이상이 되도록 실리콘 소스: 도펀트 소스 가스의 비를 조절하여 증착될 수 있다. 이때, 제2폴리 실리콘층
(450)의 증착 온도는 제2폴리 실리콘층(450)의 도핑 농도가 상대적으로 더 높으므로, 제1폴리 실리콘층(410)의 증착 온
도보다 낮거나 대등하게 설정하는 것이 바람직하다.
한편, 도 2에서 이러한 폴리 실리콘층(410, 450)은 2 개의 층을 인 시튜로 바람직하게 형성하는 경우를 예시하였으나, 이
러한 농도가 다르고 앞서 증착되는 층의 농도가 후속 증착되는 층의 농도보다 낮게 설정되는 한 2층 보다 많은 다수의 층,
예컨대, 4층 구조의 다중층으로 형성될 수도 있다.
한편, 폴리 실리콘층들(410, 450)을 형성하기 이전에, 콘택홀(331)의 바닥에 노출된 기판(100) 표면에 존재할 수 있는 산
화막을 증착 전 세정 과정으로 식각 제거하는 과정을 더 수행할 수 있다.
도 3을 참조하면, 제1 및 제2폴리 실리콘층(410, 450)을 하부의 절연층(330)의 상측 표면이 바람직하게 노출되게 에치 백
(etch back) 또는 화학기계적연마(CMP)한다. 이러한 평탄화 과정에 의해서, 제1 및 제2폴리 실리콘층(410, 450)은 개개
의 콘택홀(331)을 각각 채우는 제1 및 제2폴리 실리콘층 패턴(411, 451)의 플러그(400)로 노드(node) 분리된다.
이후에, 도핑된 도펀트의 활성화를 위해서 플러그(400)를 열처리할 수 있다. 이때, 고농도의 제2폴리 실리콘층 패턴(451)
으로부터 저농도의 제1폴리 실리콘층 패턴(411)으로 도펀트의 확산이 이루어져, 전체 플러그(400)의 저항이 감소되게 된
다.
또한, 도 4에 제시된 바와 같이, 플러그(400) 구조는 기판(100)의 접합 영역(201)과는 저농도의 제1폴리 실리콘층 패턴
(411)이 접하고 있어, 고농도의 제2폴리 실리콘층 패턴(451)으로부터의 도펀트의 확산이 기판(100)에까지 연장되는 것이
억제되게 된다. 이에 따라, 플러그(400) 인근의 게이트 스택(200) 아래의 채널 영역으로 도펀트가 확산되는 측면 확산 현
상이 억제되면서도, 고농도의 제2폴리 실리콘층 패턴(451)에 전기적으로 연결되는 다른 플러그 또는 배선, 커패시터와의
접촉 저항은 감소될 수 있다.
한편, 제2폴리 실리콘층 패턴(451)은 심 또는 컬럼 형태로 외주 부분을 이루는 저농도의 제2폴리 실리콘층 패턴(411)의
오목한 가운데 부분을 채워 플러그(400)의 상하에 이르되 기판(100)과는 접촉되지 않게 연장된 형태로 형성되므로, 저농
도의 제1폴리 실리콘층 패턴(411)의 도입에도 불구하고 플러그(400) 전체 저항을 크게 낮출 수 있다.
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한편, 도 1 내지 도 3에서 기판(100)에 전기적으로 연결되는 플러그(400) 구조에 대해 예시하였지만, 이러한 플러그(400)
구조는 스토리지 노드 플러그와 같은 커패시터와 하부 플러그를 전기적으로 연결하는 구조에도 적용될 수 있다.
도 5는 본 발명의 실시예에 따른 반도체 소자의 접촉 저항을 개선한 플러그 구조의 변형예를 설명하기 위해서 개략적으로
도시한 단면도이다.
도 5를 참조하면, 플러그(400) 상에 제2의 절연층(350)을 형성한 후, 비트 라인(bit line: 510) 및 비트 라인 캡층(550)을
포함하는 비트 라인 스택(500)을 형성하고, 비트 라인 스택(500)을 덮는 제3절연층(370)을 형성한다. 이후에, 제3 및 제2
절연층(370, 350)을 관통하는 스토리지 노드 콘택홀을 형성하고, 이를 채우는 스토리지 노드 플러그(402)를 하부의 플러
그(400)와 마찬가지로, 저농도의 제3폴리 실리콘층 패턴(412) 및 심 형태의 고농도의 제4폴리 실리콘층 패턴(452)을 포
함하여 형성할 수 있다.
이후에, 스토리지 노드 플러그(402)에 정렬되어 전기적으로 연결되는 커패시터의 스토리지 노드(600)를 실린더(cylinder)
형태로 형성한다.
발명의 효과
상술한 본 발명에 따르면, 상호 간에 도펀트 도핑 농도가 다르되 순차적으로 도핑 농도가 높아지게 폴리 실리콘층들을 순
차적으로 증착하되, 고농도 폴리 실리콘층 부분이 저농도 폴리 실리콘층의 오목한 부분을 채우는 심을 형성하게 한다. 이
러한 구조의 플러그에서 가운데의 고농도 폴리 실리콘의 심 부분이 플러그 중심을 이루게 연장되므로, 전체 플러그의 자체
저항은 낮게 유도할 수 있다.
또한, 도펀트의 확산이 고농도 폴리 실리콘층 부분에서 저농도 폴리 실리콘층 부분으로 이루어지고, 저농도 폴리 실리콘층
부분이 기판과 계면 부분에 형성되어 있으므로, 도펀트의 기판으로의 측면 확산은 이러한 저농도 폴리 실리콘층 부분에 의
해 효과적으로 억제되게 된다.
이에 따라, 도펀트의 외부 확산에 의해 채널 길이가 감소하는 것을 효과적으로 방지하면서도, 플러그의 자체 저항 감소를
구현할 수 있다. 또한, 고농도 폴리 실리콘층이 상측에 위치하므로, 플러그 상부에 전기적으로 연결되는 배선, 다른 플러
그, 커패시터의 스토리지 노드 등과의 접촉 저항 감소를 구현할 수 있다.
더욱이, 저농도 및 고농도 폴리 실리콘층들을 인 시튜로 LPCVD 등으로 연속적으로 증착할 수 있어, 별도의 비용 증가를
억제할 수 있다.
이상, 본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 본 발명은 이에 한정되지 않고, 본 발명의 기술적 사상
내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다.
도면의 간단한 설명
도 1 내지 도 3은 본 발명의 실시예에 따른 반도체 소자의 접촉 저항을 개선한 플러그 형성 방법을 설명하기 위해서 개략적
으로 도시한 단면도들이다.
도 4는 본 발명의 실시예에 따른 반도체 소자의 접촉 저항을 개선한 플러그 구조를 설명하기 위해서 개략적으로 도시한 단
면도이다.
도 5는 본 발명의 실시예에 따른 반도체 소자의 접촉 저항을 개선한 플러그 구조의 변형예를 설명하기 위해서 개략적으로
도시한 단면도이다.
도면
공개특허 10-2007-0062868
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도면1
도면2
도면3
공개특허 10-2007-0062868
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도면4
도면5
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