심층 기판 접촉부를 가진 반도체 디바이스(SEMICONDUCTOR DEVICE WITH DEEP SUBSTRATE CONTACTS)

(19) 대한민국특허청(KR)
(12) 등록특허공보(B1)
(45) 공고일자 2007년12월03일
(11) 등록번호 10-0781826
(24) 등록일자 2007년11월27일
(51) Int. Cl.

H01L 23/60 (2006.01)
(21) 출원번호 10-2001-7009652
(22) 출원일자 2001년07월31일
심사청구일자 2005년01월26일
번역문제출일자 2001년07월31일
(65) 공개번호 10-2001-0110426
공개일자 2001년12월13일
(86) 국제출원번호 PCT/SE2000/000207
국제출원일자 2000년02월02일
(87) 국제공개번호 WO 2000/48248
국제공개일자 2000년08월17일
(30) 우선권주장
9900446-7 1999년02월10일 스웨덴(SE)
(56) 선행기술조사문헌
US 5202752 A
WO 9735344 A
US 5821144 A
(73) 특허권자
인피니온 테크놀로지스 아게
독일 뮌헨 데-81669 세인트-마틴-스트라제 53
(72) 발명자
조한손테드
스웨덴왕국드조르숄므에스-18262스베아배겐66
니스트롬크리스티안
스웨덴왕국솔렌투나에스-19259프린트라스배겐12
리딘아르네
스웨덴왕국프자르드훈드라에스-74083마르쿠스보심
투나
(74) 대리인
권동용, 박병석, 서장찬, 최재철
전체 청구항 수 : 총 15 항 심사관 : 이규재
(54) 심층 기판 접촉부를 가진 반도체 디바이스
(57) 요 약
본 발명은 초기 도핑(p )된 반도체 기판(102)의 표면(106)에 배치된 반도체 디바이스(100)에 관한 것으로서, 상
기 디바이스는 전도율이 높은 재로, 특히 기판과 다른 재료로 된 하나 이상의 플러그(121), 특히 금속 플러그를
포함하는 전기 접속부(101)를 상기 초기에 도핑된 기판(102)과 기판(106)의 표면 사이에 포함한다. 디바이스는
패키지(300) 상의 접지 핀(301)에 접속되도록 배치된 하나 이상의 접지 접속부(E)를 포함한다. 접지 접속부(E)는
상기 전기 접속부(101)를 사용하여 상기 접지 핀(301)에 접속되도록 배치되는데, 여기에서 초기에 도핑된 기판
(102)은 상기 표면(106)에 대향하는 기판(124)의 후부를 통해 상기 접지 핀(301)에 접속되도록 배치되어, 그로인
해 상기 접지 접속부(E)와 상기 접지 핀(301) 사이가 접속되도록 배치된다.
대표도 - 도1
- 1 -
등록특허 10-0781826
(81) 지정국
국내특허 : 알바니아, 아르메니아, 오스트리아(실
용), 오스트레일리아, 아제르바이잔, 보스니아 헤
르체고비나, 바베이도스, 불가리아, 브라질, 벨라
루스, 캐나다, 스위스, 리히텐슈타인, 중국, 쿠바,
체코(실용), 독일(실용), 덴마크(실용), 에스토니
아(실용), 스페인, 핀란드(실용), 영국, 그루지야,
헝가리, 이스라엘, 아이슬랜드, 일본, 케냐, 키르
키즈스탐, 북한, 대한민국(실용), 카자흐스탄, 세
인트루시아, 스리랑카, 리베이라, 레소토, 리투아
니아, 룩셈부르크, 라트비아, 몰도바, 마다가스카
르, 마케도니아공화국, 몽고, 말라위, 멕시코, 노
르웨이, 뉴질랜드, 슬로베니아, 슬로바키아(실용),
타지키스탄, 투르크맨, 터어키, 트리니아드토바고,
우크라이나, 우간다, 우즈베키스탄, 베트남, 폴란
드, 포르투칼, 루마니아, 러시아, 수단, 스웨덴,
싱가포르, 가나, 감비아, 인도네시아, 시에라리온,
세르비아 앤 몬테네그로, 짐바브웨, 크로아티아,
그라나다, 인도, 아랍에미리트, 남아프리카, 코스
타리카, 도미니카, 모로코, 탄자니아
AP ARIPO특허 : 케냐, 레소토, 말라위, 수단, 스와
질랜드, 우간다, 가나, 감비아, 짐바브웨, 시에라
리온, 탄자니아
EA 유라시아특허 : 아르메니아, 아제르바이잔, 벨
라루스, 키르키즈스탐, 카자흐스탄, 몰도바, 러시
아, 타지키스탄, 투르크맨
EP 유럽특허 : 오스트리아, 벨기에, 스위스, 리히
텐슈타인, 독일, 덴마크, 스페인, 프랑스, 영국,
그리스, 아일랜드, 이탈리아, 룩셈부르크, 모나코,
네덜란드, 포르투칼, 스웨덴, 핀란드, 사이프러스
OA OAPI특허 : 부르키나파소, 베닌, 중앙아프리카,
콩고, 코트디브와르, 카메룬, 가봉, 기니, 말리,
모리타니, 니제르, 세네갈, 차드, 토고, 기니 비사
우
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등록특허 10-0781826
특허청구의 범위
청구항 1
반도체 장치(100), 전기 접속부(101), 커넥터(123), 초기에 도핑된 기판(102) 및 접지핀(301)을 포함하는 패키
지(302)로서,
- 상기 반도체 장치(100)는 상기 반도체 기판(102)의 표면(106)에 배치되고 상기 커넥터(123)를 통해서 상기 전
기 접속부(101)에 접속되는 접지 접촉부(E)를 가지고,
-상기 전기 접속부(101)는 전도율이 높은 재료로 이루어지고 상기 기판의 상기 표면으로부터 상기 기판을 통해
서 중간까지 확장하는 플러그(121)를 포함하는데,
-상기 접지 접촉부(E)는 상기 패키지(302)의 접지핀(301)에 접속되며,
-상기 기판(102)은 상기 표면(106)에 대향하여 상기 기판(102)의 반대 측(124)을 통해서 상기 접지핀(301)에 접
속됨으로써, 상기 접지 접촉부(E) 및 상기 접지핀(301) 간에 상기 접속부를 설정하는 것을 특징으로 하는 패키
지.
청구항 2
제 1 항에 있어서,
상기 재료는 상기 기판(102)의 재료와 다른 유형으로 구성되는 것을 특징으로 하는 패키지.
청구항 3
제 2 항에 있어서,
상기 플러그(121)는 금속 플러그인 것을 특징으로 하는 패키지.
청구항 4
제 1 항 내지 제 3 항 중 어느 항에 있어서,
상기 플러그(121)는 상기 기판(102)으로 깊게 확장되는 것을 특징으로 하는 패키지.
청구항 5
제 1 항 내지 제 3 항 중 어느 항에 있어서,
상기 커넥터(123)는 금속 재료로 구성되는 것을 특징으로 하는 패키지.
청구항 6
제 1 항 내지 제 3 항 중 어느 항에 있어서,
상기 반도체 디바이스는 고주파 디바이스인 것을 특징으로 하는 패키지.
청구항 7
제 6 항에 있어서,
상기 반도체 디바이스는 파워 디바이스인 것을 특징으로 하는 패키지.
청구항 8
제 7 항에 있어서,
상기 반도체 디바이스는 바이폴라 트랜지스터이고, 상기 접지 접속부(E)는 이미터 접속부(E)인 것을 특징으로
하는 패키지.
청구항 9
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등록특허 10-0781826
제 7 항에 있어서,
상기 트랜지스터는 MOS 트랜지스터고, 상기 접지 접속부는 소스 접속부인 것을 특징으로 하는 패키지.
청구항 10
제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
상기 패키지는 상기 기판으로 확장하는 절연 수단(105)을 포함하며, 상기 절연 수단은 상기 반도체 장치 및 상
기 금속 플러그 간에 배열되어 상기 반도체 장치의 범위를 정하는 것을 특징으로 하는 패키지.
청구항 11
제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
상기 플러그(121)는 상기 고 전도율의 재료로 충전되는 에칭된 트렌치로 이루어지는 것을 특징으로 하는
패키지.
청구항 12
제 11 항에 있어서,
상기 플러그(121)는 텅스텐으로 이루어지는 것을 특징으로 하는 패키지.
청구항 13
제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
상기 패키지는 상기 플러그(121) 아래의 상기 기판에 매우 높게 도핑된 플러그 접촉 영역(122)을 포함하는 것을
특징으로 하는 패키지.
청구항 14
제 13 항에 있어서,
상기 기판은 제1 도핑 유형으로 도핑되고 상기 플러그 접촉 영역은 상기 기판의 도핑된 영역이며, 상기 도핑된
영역은 상기 제1 도핑 유형으로 도핑되고 상기 도핑된 영역 외부의 상기 기판의 농도보다 높은 도핑 농도를 갖
는 것을 특징으로 하는 패키지.
청구항 15
제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
상기 패키지는 상기 커넥터(123)에 접속되는 다수의 플러그들(121)을 포함하는 것을 특징으로 하는 패키지.
명 세 서
기 술 분 야
본 발명은 반도체 디바이스 및, 하나 이상의 반도체 디바이스를 갖는 반도체 회로를 포함한 패키지 내에 장착된<1>
반도체 집적 회로에 관한 것이다.
배 경 기 술
현대 전기 통신 전자 공학에서의 동작 주파수의 범위는 수백 메가헤르츠 내지 기가헤르츠 영역에 있다. 파워 트<2>
랜지스터는 대 신호 레벨과 고전류 밀도에서 가장 효율적으로 동작한다. 현재 고전압 실리콘 RF 파워 트랜지스
터는 2 GHz보다 큰 주파수로 수백 와트의 출력 전압을 전달할 수 있으며, 통상적으로 25V로 동작된다. 통상적으
로, 이러한 트랜지스터는 셀룰러 기지국, 디지털 동보 통신 또는 텔레비젼 송신기에서의 출력 증폭기와 같은 정
상 애플리케이션에서 이용된다.
무선 핸디 폰(handy phone)과 같은 애플리케이션에서, 공급 전압 범위는 2 내지 6 V(배터리 동작)로 제한되고,<3>
출력 전력 범위는 0.1 내지 4W 이고, 동작 주파수 범위는 1 내지 3 ㎓ 이다.
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이 분야에서 주요 기술은 GaAs-기저 회로이지만, 이 범위에서 실리콘-기저 회로가 개발되고 있다. 실리콘의 주<4>
요 이점은 상당히 저렴하다는 것이고, 단점은 고주파에서 성능이 더욱 제한된다는 것이다.
동작 주파수가 증가되고 공급 전압이 감소될 때, 모든 RF 파워 애플리케이션에 대한 공통적인 어려움은 전력 이<5>
득 및 출력 전력을 유지하는 것이다. 특히, 본딩 와이어로부터의 기생 이미터/소스 인덕턴스는, 부하에 전력을
전송하는 임계부를 구성하기 때문에, 이런 성능을 저하시킨다. 결국, 이러한 것으로 인해 디바이스의 크기 및
소정의 애플리케이션에 대한 디바이스의 유용성이 제한된다. 이러한 것은 바이폴라 및 MOS 기술에서 불연속 고
전압 RF 파워 트랜지스터 뿐만 아니라 저전압 및 저전력을 가진 통합 증폭기에도 적용된다. 이런 유형의 디바이
스에는 접지에 대한 저 임피던스 접속부가 반드시 필요하다.
다수의 반도체 디바이스를 포함하고, 반도체 기판 상에 제조되는 집적 회로는 보통 집적 회로에 접촉되는 핀 또<6>
는 다른 수단을 가진 패키지 내에 배치된다. 핀은 통상적으로 본딩 와이어를 통해 집적 회로에 접속되고, 본딩
와이어는 서로 다른 길이를 가질 수 있다. 접지 핀은 융용 리드-프레임이라고 하는 리드 프레임에 접속될 수 있
고, 집적 회로는 리드 프레임 상에 장착되고, 여기에서 기판의 후부는 리드 프레임과 전기 접촉된다.
집적 회로 상의 본드 패드에서 핀으로의 정상 접속은 긴 본딩 와이어를 통해 획득되어, 직경이 10 내지 30㎛(1<7>
내지 2 mils)인 본딩 와이어의 DC에 대해 약 1nH/mm의 인덕턴스와 약 3mΩ/mm 인 저항을 갖는다. 병렬 본딩 와
이어는 인덕턴스 및 저항을 최소화하는데 이용된다.
패키지에서 본딩 와이어의 통상적인 길이는 1 내지 2 mm이고, 이는 1 내지 2 nH/본딩 와이어의 인덕턴스를 제공<8>
한다. 접지 접속을 위해 본드 패드에서 리드 프레임까지 짧은 본딩 와이어를 도입하므로써, 인덕턴스는 0.2 nH
로 감소될 수 있고, 2㎓에서 약 2.5 Ohms의 임피던스를 발생시킨다.
횡 DMOS 트랜지스터에서 소스와 기판 사이에 저 임피던스 접촉부를 발생시키기 위해 이용되는 기존의 기술은 고<9>
농도로 도핑된 플러그 또는 도체로 채워진 트렌치를 포함하는 접촉 구조를 포함하고, 이는 D'Anna 등에 의한 미
국 특허 5,821,144에 기술되어 있다.
저 임피던스 접촉을 발생시키는 다른 형태의 접촉부는 GaAs MESFET 애플리케이션에 대해서 기판을 관통하는 에<10>
칭된 홀을 포함하고, 상기 홀은 금속으로 채워진다.
고주파 애플리케이션의 반도체 디바이스를 위해 심층 텅스텐으로 채워진 기판 접촉부는 Norstrom 등에 의한 특<11>
허 출원 WO 97/35344에 기술된다. 접촉부는 저농도로 도핑된 에피텍셜 층을 통해 제 1 금속층과 고농도로 도핑
된 기판 사이에 직결 수단을 제공하고, 여기에서 상기 디바이스가 구현된다. 상기 특허 출원은 접지면으로서 이
용하고, 간섭 및 누화 감소와 스크린닝을 위한 방법 및 디바이스를 포함한다.
발명의 상세한 설명
본 발명의 목적은, 접지 접속면을 포함하는 반도체 디바이스를 제공하는 것으로서, 상기 접지 접속면은, 특히<12>
고주파에서 저 임피던스 접속면을 통해 패키지 상의 접지 핀에 접속되도록 배치된다.
본 발명의 또 다른 목적은, 하나 이상의 반도체 디바이스를 가진 반도체 회로를 포함하여 패키지에 장착되는 집<13>
적 회로로서, 상기 디바이스의 접지 접속면과 상기 패키지 상의 접지 핀 사이의 저 임피던스 접속면을 가진 집
적 회로를 제공하는 것이다.
이러한 목적은, 초기에 도핑된 반도체 기판의 표면에 배치되는 반도체 디바이스로 달성되는데, 상기 디바이스는<14>
상기 초기에 도핑된 기판과 상기 기판의 표면 사이에 전도율이 높은 재료로 된 하나 이상의 플러그를 갖는 전기
접속부를 포함하고, 상기 디바이스는 패키지 상의 접지 핀에 접속되도록 배치된 하나 이상의 접지 접속부를 포
함하고, 상기 하나 이상의 접지 접속부는 상기 전기 접속부를 이용하여 상기 접지 핀에 접속되도록 배치되는데,
여기에서 상기 기판은 상기 표면에 대향하는 기판의 후부를 통해 상기 접지 핀에 접속되도록 배치되어, 그로 인
해 상기 접지 접속부와 상기 접지 핀 사이에 접속부를 설정하도록 배치된다.
본 발명의 이점은, 저 임피던스를 가진 접촉부가 특히 고주파 애플리케이션을 위해 디바이스의 접지 접속부와<15>
패키지 상의 접지 핀 사이에 설정될 수 있다는 것이다.
또 다른 이점은, 접지 접속부가 기판의 후부를 통해 접속되기 때문에 반도체 디바이스를 접속시키기 위하여 반<16>
도체 기판의 표면 상에 본딩 패드가 더 적게 필요하다는 것이다.
다른 이점은, 본딩 패드가 덜 요구되므로 본 발명에 따른 회로에 대한 본딩 와이어가 더욱 고속으로 패키지에서<17>
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등록특허 10-0781826
접속된다는 것이다.
본 발명의 또 다른 이점은, 각각의 접지 접속을 위한 다수의 플러그를 포함함으로써 대량의 전류가 접지 접속부<18>
를 통해 직접 흐른다는 것이다.
본 발명의 또 다른 이점은, 접지 접속부를 가진 어떤 유형의 디바이스가 전도 패턴을 확립시키지 않고 하나 이<19>
상의 플러그를 통해서 본 발명에 따른 하나 이상의 반도체 디바이스를 포함하는 집적 회로 상의 본딩 패드에 접
속될 수 있다는 것이다.
이하, 본 발명은 첨부된 도면을 참조로 기술된다.<20>
실 시 예
도 1은 본 발명에 따라서 전기 접속부(101)를 가진 하나 이상의 더블 폴리실리콘 자체-정렬 바이폴라 트랜지스<24>
터(100)를 포함하는 반도체 회로의 부분 횡단면도를 도시한다.
반도체 디바이스(100), 이 예에서는 바이폴라 NPN 트랜지스터는 초기에 고농도로 도핑된 제 1 p 형 기판(102)<25>
상에 제조되고, 기판 상에 제 1 에피텍셜 층이 성장하여 상기 제 1 p 형과 대조적인 제 2 n 형인 고농도로 도
핑된 매설층(103)을 형성한다. 제 2 에피텍셜 층은 매설층(103)의 정상(top)에서 성장하여 n-웰(104)을 형성하
고, 여기에서 제 2 에피텍셜 층은 제 2 n형으로 도핑된다. 매설층(103) 및 n-웰(104)은 공동으로 바이폴라 트랜
지스터(100)의 컬렉터 영역을 나타낸다.
반도체 디바이스 영역은 절연 수단(105)에 의해 구분되고, 절연 수단은 기판의 표면(106)에서 부터 매설층(103)<26>
아래에 있는 초기에 도핑된 기판 내부까지 확장된다. 필드 산화물층(107)은 컬렉터 C용 제 1 개방부 및 이미터
E와 2개의 베이스 B 용 제 2 개방부를 포함하는 기판의 표면을 피복한다. 제 2 n 형으로 도핑된 고농도 도핑
영역(108)은 제 1 개방부의 표면에서 부터 매설층(103) 까지 확장되고, 이는 이러한 유형의 반도체 디바이스에
서 유용하다. 컬렉터 C는 텅스텐 처럼 전도율이 높은 도체(110), 금속 접촉부(111) 및 도핑된 폴리실리콘 층
(125)을 통해 고농도로 도핑된 영역(108)에 접속된다.
얇은 영역(109)은 제 1 p 형으로 도핑된 제 2 개방부에서의 표면 상에서 발생되어 베이스 영역을 나타낸다. 3개<27>
의 개별 영역(112, 113)은 상기 영역(109)의 표면에서 발생된다. 제 2 n 형으로 도핑된 고농도 도핑 영역은 중
앙에서 발생되어 이미터 영역(112)을 형성한다. 이미터 영역은 도핑된 폴리실리콘 층(114)에 접속된 후 금속 접
촉부(115)와 전도율이 높은 커넥터(116)를 통해 이미터 E에 접속된다.
베이스 접촉 영역(113)은 이미터 영역(112)의 각 측면에 발생되고, 각각의 베이스 B가 도핑된 폴리실리콘 층<28>
(117), 금속 접촉면(118) 및 전도율이 높은 커넥터(119)를 통해 베이스 접촉 영역(113)에 접속된다. 베이스 접
촉 영역(113)은 베이스 영역(109)을 통해 n-웰(104) 내부로 확장된다.
디바이스는 산화물층(120)과 PSG(폴스포규산염 유리(Phosphosillicate Glass)) 층으로 피복된다.<29>
그 후, 트렌치는 반도체 디바이스 영역의 외부에서 에칭되어 플러그(121)를 형성하여 전기 접속부(101)의 일부<30>
가 된다. 트렌치는 PSG 층에서 부터 초기에 도핑된 기판까지 확장되고, 여기에서 플러그 접촉 영역(122)은 고농
도로 도핑된 제 1 p 형이 된다. 플러그(121)는 금속, 특히 텅스텐 처럼 전도율이 높은 재료로 구성된다. 플러
그는 커넥터(123)를 통해 접지되어야 하는 반도체 디바이스의 임의의 부분, 이러한 경우에서는 이미터 접촉부
(E)에 접속된다.
이러한 방식으로, 커넥터(123)와 전기 접속부(101)를 통해 이미터 접촉부 (E)에서 부터 접지되는 기판(102)의<31>
후부(124) 까지 접속되고, 상기 기판은 플러그(121)와 플러그 접촉 영역(122)을 포함한다. 성립된 접속부를 통
해 고전류가 흐른다면, 전기 접속부는 다수의 플러그를 포함해야만 한다.
도 2a 내지 도 2e는 반도체 디바이스 제조 단계를 도시한다. 도면은 주로 반도체 디바이스, 이 예에서는 바이폴<32>
라 트랜지스터는 절연 수단(105) 사이에서 제조되는 영역을 도시하고, 플러그(121)는 이러한 영역의 외부에 위
치한다.
도 2a는, 제 1 에피텍셜 층을 성장시켜 매설층(103)(n 형)을 형성하는 단계, 제 2 에피텍셜 층을 성장시켜 n-<33>
웰(104)(n 형)을 형성하는 단계, 절연 수단(105)을 도입하는 단계, 제 1 및 제 2 개방부를 갖는 필드 산화물층
(107)을 배치하는 단계, 제 1 개방부의 표면(106)에서 부터 매설층(103) 까지 확장되는 고농도로 도핑된 영역
(n 형)을 발생시키는 단계, 제 2 개방부의 표면에 베이스 영역(109)(p 형)을 발생시키는 단계, 제 1 p 형으로
고농도로 도핑된 폴리실리콘 층(117)을 배치시키는 단계 및, 폴리실리콘 층(117) 상에 제 1 산화물 층(201)을
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등록특허 10-0781826
배치시키는 단계 까지 완성된 기판(102)(p 형)을 도시한다. 모든 이들 단계들은 당업자에게 명백한 방식으로
수행된다.
도 2b는 반도체 디바이스의 횡단면도를 도시하는데, 여기에서 이미터 개방부(202) 및 컬렉터 개방부는 제 1 산<34>
화물 층(201) 및 폴리실리콘 층(117)에서 베이스 영역(109) 까지 형성된다. 제 2 산화물 층(203)은 반도체 디바
이스의 정상에 위치한다.
도 2c는 반도체 디바이스의 횡 단면도를 도시하는데, 여기에서 제 2 산화물 층(203)은 에칭되어 2개의 스페이서<35>
(204) 만을 남겨두고, 이는 이미터 개방부를 좁게한다. 고농도로 도핑된 제 2 n 형 제 2 폴리실리콘 층은 디바
이스 상에 위치하여, 도 2d에 도시된 바와 같이 에칭되어 이미터 개방부(202) 상에 폴리실리콘 층(114)을 컬렉
터 개방부인 제 1 개방부 상에 폴리 실리콘 층(125)을 형성한다. 기판은 어닐링되어 내의 3개의 영역(112, 11
3)은 베이스 영역(109) 내로 주입(drive in)되어야 한다. 이미터 영역(112)은 이미터 개방부(202) 내의 폴리실
리콘 층 바로 아래에서 형성되고, 베이스 접촉 영역(113)은 제 1 폴리실리콘 층(117) 아래에서 이미터 영역
(112)의 각 측면에 형성되고, 상기 베이스 접촉 영역(113)은 베이스 영역(109)을 통해 n-웰(104) 내로
확장된다.
도 2e는 횡단면도를 도시하는데, 여기에서 금속 접촉부(111, 115, 118)가 발생되어 바이폴라 트랜지스터(110)에<36>
전기적으로 접촉된다. 이러한 공정은 양호하게 성립되고, 본 기술 분야의 숙련자에게 공지되어 있다.
이미터 접속부 E에서 부터 기판의 후부(124)까지의 접속부 포함하는 결과 반도체 디바이스(100)는 도 1에 도시<37>
되어 기술된다.
도 1 및 도 2a 내지 도 2e는 NPN 바이폴라 트랜지스터만 기술하였지만, 통상적으로 도 1에 도시된 바와 같이<38>
기판의 후부에 접속되는 접지 접속면을 가진 PNP 바이폴라 트랜지스터, MOS 트랜지스터 또는 디스크리트 부품과
같은 다른 형태의 반도체 디바이스도 기술될 수 있다. 물론, 반도체 디바이스는 서로 다른 다수의 반도체 디바
이스를 포함하는 반도체 회로의 일부이다. 중요한 이점은, 감소된 수의 접촉 패드를 사용하여 더욱 콤팩트
(compact)한 반도체 회로 레이아웃을 획득할 수 있다는 것이다.
도 3은 패키지(302)를 포함하는 집적 회로(300)의 사시도를 도시하는데, 여기에서 집적 회로는 접촉 패드(303),<39>
본딩 와이어(304) 및 반도체 회로(306)를 포함하고, 상기 반도체 회로는 본 발명에 따라서 접지 접속부 E로 접
지 핀(301)에 접속되는 하나 이상의 반도체 디바이스(100)를 포함한다.
접지 핀(301)을 제외한 각각의 핀은 각각 접촉 패드(303)와 본딩 와이어(304)를 통해 반도체 회로(306) 상의 하<40>
나 이상의 패드에 접속된다. 바람직하게, 접지핀(301)은 반도체 회로(306)의 후부(124)를 전기적으로 부착시키
는 리드 프레임(305)에 직접 접속된다.
통상적으로, 종래의 집적 회로는 다수의 본딩 와이어를 포함하여 집적 회로에서 부터 패키지까지 접지<41>
접속한다. 접속을 모두 성립시키는 시간은 부가된 본딩 와이어의 수에 의존한다. 요구되는 본딩 패드의 수를 줄
이고 본 발명에 따라서 접지 접속함으로써, 부가되는 본딩 와이어가 감소되기 때문에 본딩 와이어를 회로 상의
본딩 패드에 부가시키는 절차는 의미있게 빨라진다.
하나 이상의 개별 본딩 와이어를 통해 리드 프레임을 접속시키는 것 처럼, 반도체 회로의 후부를 전기 접속시키<42>
는 다른 방법도 사용될 수 있다.
도면의 간단한 설명
도 1은 본 발명에 따라서 전기 접속부를 가진 하나 이상의 더블 폴리실리콘 자체-정렬 바이폴라 트랜지스터를<21>
포함하는 반도체 회로의 부분 횡단면도를 도시한도면.
도 2a 내지 도 2e는 반도체 디바이스 및 전기 접속면을 제조하기 위한 단계를 도시한 도면.<22>
도 3은 본 발명에 따라서 접지 핀에 접속되는 접지 접속부를 갖는 반도체 회로를 포함하여 패키지에 장착되는<23>
집적 회로의 사시도를 도시한 도면.
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등록특허 10-0781826
도면
도면1
도면2a
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도면2b
도면2c
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도면2d
도면2e
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도면3
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