아날로그/디지탈 변환 장치(A/D CONVENTER)

(19) 대한민국특허청(KR)
(12) 등록특허공보(B1)
(51)Int. Cl.6
H03M 1/12
(45) 공고일자 1999년04월15일
(11) 등록번호 특0184151
(24) 등록일자 1998년12월17일
(21) 출원번호 특1996-029147 (65) 공개번호 특1998-012943
(22) 출원일자 1996년07월19일 (43) 공개일자 1998년04월30일
(73) 특허권자 엘지반도체주식회사 문정환
충청북도 청주시 흥덕구 향정동 1번지
(72) 발명자 윤영빈
경기도 성남시 중원구 상대원 2동 5426
(74) 대리인 양순석
심사관 : 정연용
(54) 아날로그/디지탈 변환 장치
요약
본 발명은 폴딩 블록(folding block) 및 인터폴레이션 블록(interpolation block)을 구비하여 높은 응답
속도와 저전력 소비, 그리고 오류 방지와 회로의 크기를 감소시킬 수 있는 아날로그/디지탈 변환기에 관
한 것으로, 폴딩 블록(221~223)은 입력 전압의 전체 구간을 소정의 구간으로 나누어 출력 전류(IF1, IF2,
IF3)를 발생시킨 다음, 비교기를 통해 입력된 신호의 대소를 비교하여 상위 비트(b1, b2, b3)를 얻으며,
또한 IF4는 폴딩 블록(F3)의 Vref에 일정한 오프셋을 주어서 얻고 IF5는 I F3의 반대 출력이므로 -IF3를 이
용하여 얻고, 전류 미러와 파장 비율을 이용하여 인터폴레이션 출력 신호(IG1~IG6, IF3~IF5)를 얻으며, 상기
와 같은 인터폴레이션 과정을 통해 처리된 신호(IG1~IG6, IF3~IF5)는 인코딩 블록(250)의 비교기에 의해 비
교되어 래치에 일시 보관되며, 인코더를 통해 2진 코드로 인코딩됨으로서, 상기 9개의 신호(IG1~IG6, IF3~I
F5)를 이용하여 하위 3비트(b4~b6)가 결정되며, 이때, 하위 비트(b4~b6)는 상위 비트(b1~b3)와 같이 직접
비교기에 입력하여 결정하는 것이 가능하나, 이러한 경우에는 폴딩 블록의 출력 단자에 생성되는 기생 커
패시턴스가 커져 속도가 느려지게 되므로 인터폴레이션을 시킨 다음 비교기에 의해 비교하여 래치시킨 후
2진 코드로 인코딩하여 하위 비트(b4~b6)를 결정하는 것으로, 종래와 같이 완전 병렬형 6비트 A/D 변환기
로 구성하는 경우에는 26-1 = 63개의 비교기가 필요하지만, 본 발명을 적용한 6비트 A/D 변환기의 경우 필
요한 비교기의 총수는 11개로서, 비교기의 수를 현저히 줄일 수 있으므로 집적 회로의 크기를 줄일 수 있
으며, 비교기의 수가감소함으로 인하여 입력 커패시턴스가 감소하여 고속의 입력 드라이버 버퍼 앰프가
불필요하고, 또한 샘플링 지터에 의한 오류 발생이 적으며, 회로가 전류 모드로 구성됨으로서 고속 동작
이 가능하고, 저전압에서의 동작이 가능하여 전력 소모를 줄일 수 있는 효과가 제공됨을 특징으로 한다.
대표도
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명세서
[발명의 명칭]
아날로그/디지탈 변환 장치
[도면의 간단한 설명]
제1도는 종래의 완전 병렬형 n비트 A/D 변환기의 구성을 나타낸 블록도.
제2도는 본 발명을 적용한 6비트 A/D 변환기의 구성을 나타낸 블록도.
제3도는 본 발명의 폴딩 블록의 내부 구성을 나타낸 회로도.
제4도는 본 발명의 인터폴레이션 블록의 내부 구성을 나타낸 회로도.
제5도는 폴딩 블록의 출력 신호와 인터폴레이션 블록의 출력 신호의 관계를 나타낸 도면.
* 도면의 주요부분에 대한 부호의 설명
210 : 기준 전압 발생 블록 221~115 : 폴딩 블록
231~233 : 비교기 240 : 인터폴레이션 블록
250 : 인코딩 블록 Q1~Q18, Q41~Q50 : 트랜지스터
DP : 차동 페어 D41~D45 : 다이오드
[발명의 상세한 설명]
본 발명은 아날로그/디지탈 변환기(이하 A/D 변환기라 함)에 관한 것으로, 특히 폴딩 블록(folding
block) 및 인터폴레이션 블록(interpolation block)을 구비하여 높은 응답 속도와 저 전력 소비, 그리고
오류 방지와 회로의 크기를 감소시킬 수 있는 장치에 관한 것이다.
첨부한 도면의 제1도는 종래의 완전 병렬형 n비트 A/D 변환기의 구성을 나타낸 블록도이다.
제1도에 도시한 바와 같이 종래의 완전 병렬형 n비트 A/D 변환기는, 전원 입력단(Vref )에 2
n 개의 저항
(RO~R2n-1)이 직렬로 접속되어, 상기의 저항 어레이(RO~R2n-1)에 의해 입력 신호와 비교하기 위한 2n-1개
의 기준 전압이 생성되고, 상기의 기준 전압은 2n -1개의 비교기(CO~C2n -1)의 (-)입력단자에 각각
입력되며, 비교기(CO~C2n-1)의 ( )입력단자에는 변환하고자 하는 입력 신호(Vin)가 입력되고, 상기 비교기
(CO~C2n-1)의 출력은 각각 조합 논리 회로인 인코더(E)에 입력되고, 상기 인코더는 n개의 2진 데이타를 출
력하는 출력 단자(b0~bn-1)를 갖도록 구성된다.
이와 같이 구성된 종래의 완전 병렬형 n비트 A/D 변환기의 동작은 제1도의 저항 어레이(RO~R2n-1)에서 생
성된 각각의 기준 전압과 변환하고자 하는 입력 신호의 크기를 비교기(CO~C2n-1)에서 각각 비교하여, 비교
된 입력 신호의 값이 기준 전압보다 큰 경우에는 하이 레벨의 신호가 출력되며, 비교된 입력 신호의 값이
기준 전압보다작은 경우에는 로우 레벨의 신호가 출력되면 인코더(E)에서는 상기의 신호를 입력받아 인코
딩하여 n비트의 2진 데이타를 출력하도록 이루어진다.
그러나, 상기와 같은 종래의 완전 병렬형 n비트 A/D 변환기는 6비트 이상 A/D 변환시 비트 수가 1비트 증
가할 때마다 입력 신호와 기준 전압을 비교하기 위해 필요한 비교기의 수가 2배 이상으로 증가하여 많은
비교기가 필요하고 또한 입력 커패시턴스가 크므로 이를 해결하기 위해 입력 신호를 구동하기 위한 입력
신호 구동 버퍼가 필요하게 되고, 또한 고속의 버퍼 앰프를 구현하므로써 많은 전력 소모와 면적을 차지
하게 될 뿐만 아니라, 전송된 펄스가 그 위치에 위상 변화를 일으키는 샘플링 지터(sampling jitter) 현
상에 의한 A/D 변환 오류가 발생하기 쉬운 문제가 있다.
따라서 본 발명은 상기한 종래의 n비트 A/D 변환기의 문제를 해결하기 위해 안출된 것으로, 필요한 비교
기의 일부를 폴딩 블록으로 대체하여 구성회로의 면적을 줄이고 샘플링 지터 현상에 의한 A/D 변환시의
오류 발생을 감소시키고, 전류 구동 방식의 회로로 구성함으로써 저 전압에서의 동작이 가능하고, 또한
빠른 응답 속도를 구현할 수 있도록 함에 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 구체적인 수단은, 입력 신호와 비교하기 위한 기준 전압을 생성
하는 기준 전압 발생 블록과; 입력 신호와 기준 신호를 비교하도록 트랜지스터가 차동 페어로 구성된 폴
딩 블록과; 하위 비트만을 인터폴레이션 시키기 위해 하위 비트의 출력을 발생시키는 인터폴레이션 블록
과; 상위 비트를 발생시키는 폴딩 블록의 출력 빛 인터폴레이션의 출력을 소정의 전압과 비교하고, 래치
를 구비하여 출력되는 신호를 일시적으로 보관하는 비교기와; 상기의 인터폴레이션 블록의 출력 신호를
래치시키고, 이 값을 2진 데이타로 인코딩하는 인코딩 블록을 구비하여 달성된다.
이하 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 설명하면 다음과 같다.
첨부한 도면의 제2도는 본 발명을 적용한 6비트 A/D 변환기의 구성을 나타낸 블록도이다.
제2도에 도시한 바와 같이, 기준 전압 발생 블록(210)에서 생성된 기준 전압(Vref)과 변환하고자 하는 입
력 신호(Vin)가 각각의 폴딩 블록(221~225)에 입력되고, 폴딩 블록(221~223)의 출력 신호(IF1~IF3)는 래치
를 구비한 비교기(231~233)에 각각 입력되어 그 출력은 비트 변환된 신호의 상위 비트(b1~b3)를
구성하고, 폴딩 블록(223~225)의 출력 신호(IF3~IF5)는 인터폴레이션 블록(240)에 입력되며, 상기의 인터폴
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레이션 블록(240)의 출력은 래치와 비교기 및 인코더를 구비한 인코딩 블록(250)에 입력되며, 상기 인코
딩 블록(250)의 출력은 비트 변환된 신호의 하위 비트(b4~b6)를 구성하도록 한다.
또한 첨부한 도면의 제3도는 본 발명의 폴딩 블록의 내부 구성을 나타낸 회로도이다.
제3도에 도시한 바와 같이 폴딩 블록은, 게이트 단자에 입력 신호(Vin)가 인가되고 드레인 단자는 바이어
스단에 접속되며 각각의 소스 단자가 서로 접속함으로써 전류원을 형성하여 이를 접지단에 접속시킨 동일
한 특성을 갖는 2개의 트랜지스터로 구성된 차동 페어(DP)를 구비하여 구성된다.
이 때 폴딩 블록(221)은 1개의 차동 페어(DP)로 구성되고, 폴딩 블록(222)은 3개의 차동 페어(DP)로 구성
되며, 폴딩 블록(223~225)은 상기한 바와 같이 9개의 차동 페어(DP)로 구성된다.
또한 첨부한 도면의 제4도는 본 발명의 인터폴레이션 블록(240)의 구성을 나타낸 회로도이다.
제4도에 도시한 바와 같이 입력 VA는 트랜지스터(Q11)의 소스 단자와 게이트 단자 및 트랜지스터(Q12~Q1
5)의 게이트에 연결되어 있고, 또 다른 입력 VB는 트랜지스터(Q16)의 소스 단자와 게이트 단자 및 트랜지
스터(Q17~Q20)의 게이트 단자에 접속되어 있으며, 상기 트랜지스터(Q12~Q20)의 드레인 단자는 모두 VDD에
접속되어 있고, 트랜지스터 Q12와 Q17, Q13과 Q18, Q14와 Q19, Q15와 Q20의 소스 단자는 상호 접속되어
다이오드(D11, D12, D13, D14)와 각각 접속되고, 상기의 트랜지스터의 소스 단자와 접속된 다이오드(D11,
D12, D13, D14)의 타단은 그라운드에 접속되어 있다.
이와 같이 이루어진 본 발명의 동작은, 기준 전압 발생 블록(210)을 통하여 발생된 기준 전압은 차동 페
어로 구성된 폴딩 블록(221~225)을 이용해 비교하도록 이루어진다.
이때, 상위 비트(b1~b3)는 각 폴딩 블록의 출력과 그라운드 전압을 비교기를 통해 비교하여 직접 출력하
도록 이루어진다.
제2도에 도시한 바와 같이 폴딩 블록(221)은 차동 페어 1개로 구성되어 입력 전압의 전체 구간을 2개의
일정 구간으로 나누어 출력 전류(IF2)를 발생시킨 다음 비교기(231)에 입력하여 입력된 신호의 대소를 비
교하여 상위 비트(b1)를 얻도록 이루어진다.
또한 폴딩 블록(222)은 차동 페어 3개로 구성되어 입력 전압의 전체 구간을 4개의 일정 구간으로 나누어
출력 전류(IF2)를 발생시킨 다음 비교기(232)에 입력하여 입력된 신호의 대소를 비교하여 상위 비트(b2)를
얻도록 이루어진다.
또한 폴딩 블록(223)은 차동 페어 9개로 구성되어 입력 전압의 전체 구간을 8개의 일정 구간으로 나누어
출력 전류(IF3)를 발생시킨 다음 비교기(233)에 입력하여 입력된 신호의 대소를 비교하여 상위 비트(b3)를
얻도록 이루어진다.
또한 IF4는 폴딩 블록(223)의 Vref에 일정한 오프셋을 주어서 얻고 IF5는 IF3의 반대 출력이므로 -IF3를 이용
하여 얻도록 이루어진다.
첨부한 도면의 제5도는 폴딩 블록(223~225)의 출력 신호(IF3, IF4, IF5)와, 이를 인터폴레이션 블록을 통해
처리하여 얻은 출력 신호(IG1~IG6)의 관계를 나타낸 것이다.
다음은 폴딩 블록(221~223)의 출력 신호(IF3~IF5)와 인터폴레이션 블록(240)의 출력 신호(IG1~IG6)와 의 관
계를 수식으로 나타낸 것이다.
IG1 = (3/4)IF3 (1/4)IF4
IG2 = (2/4)IF3 (2/4)IF4
IG3 = (1/4)IF3 (3/4)IF4
IG4 = (3/4)IF4 (1/4)IF5
IG5 = (2/4)IF4 (2/4)IF5
IG6 = (1/4)IF4 (3/4)IF5
이때 IG5 =-IF3이며, 전류 미러(current mirror)와 파장 비율을 이용하면 상기의 식과 같은 결과를 얻을 수
있으며, 상기와 같은 인터폴레이션 과정을 통해 처리된 신호(IG1~IG6, IF3~IF5)는 인코딩 블록(250)의 비교
기에 의해 비교되어 래치에 일시 보관되고, 인코더를 통해 2진 코드로 인코딩되어 상기 9개의 신호
(IG1~IG6, IF3~I F5)로서 하위 3비트(b4~b6)를 결정하도록 이루어진다.
이하 본 발명의 작용을 설명하면 다음과 같다.
폴딩 블록(221~223)은 입력 전압의 전체 구간을 소정의 구간으로 나누어 출력 전류(IF1, IF2, IF3)를 발생
시킨 다음, 비교기를 통해 입력된 신호의 대소를 비교하여 상위 비트(b1, b2, b3)를 얻는다.
또한 IF4는 폴딩 블록(F3)의 Vref에 일정한 오프셋을 주어서 얻고 IF5는 IF3의 반대 출력이므로 -IF3를 이용
하여 얻는다.
또한 전류 미러와 파장 비율을 이용하여 인터폴레이션 출력 신호(IG1~IG6, IF3~IF5)를 얻고, 상기와 같은 인
터폴레이션 과정을 통해 처리된 신호(IG1~I G6, IF3~IF5)는 인코딩 블록(250)의 비교기에 의해 비교되어 래
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치에 일시 보관되며, 인코더를 통해 2진 코드로 인코딩됨으로서, 상기 9개의 신호(IG1~IG6, IF3~IF5)를 이용
하여 하위 3비트(b4~b6)가 결정된다.
이때, 하위 비트(b4~b6)는 상위 비트(b1~b3)와 같이 직접 비교기에 입력하여 결정하는 것이 가능하나. 이
러한 경우에는 폴딩 블록의 출력 단자에 생성되는 기생 커패시턴스가 커져 속도가 느려지게 되므로 인터
폴레이션을 시킨 다음 비교기에 의해 비교하여 래치시킨 후 2진 코드로 인코딩하여 하위 비트(b4~b6)를
결정하는 것이다.
따라서 종래와 같이 완전 병렬형 6비트 A/D 변환기로 구성하는 경우에는 26 -1=63개의 비교기가
필요하지만, 본 발명을 적용한 6비트 A/D 변환기의 경우 필요한 비교기의 총수는 11개로서, 비교기의 수
를 현저히 줄일 수 있으므로 집적 회로의 크기를 줄일 수 있으며,비교기의 수가 감소함으로 인하여 입력
커패시턴스가 감소하여 고 속의 입력 드라이버 버퍼 앰프가 불필요하고, 또한 샘플링 지터에 의한 오류
발생이 적으며, 회로가 전류 모드로 구성됨으로서 고속 동작이 가능하고, 저 전압에서의 동작이 가능하여
전력 소모를 줄일 수 있는 효과가 있다.
(57) 청구의 범위
청구항 1
입력 신호(Vin)와 비교하기 위한 기준 전압(Vref)을 생성하는 기준 전압 발생 블록(210)과; 입력 신호(Vin)
의 전체 구간을 소정의 구간으로 나누어 출력하도록 트랜지스터가 차동 페어로 결합하여 구성된 폴딩 블
록(221~225)과; 상위 비트(b1~b3)를 발생시키는 폴딩 블록(221~223)의 출력을 비교하고, 래치를 구비하여
출력되는 신호를 일시적으로 보관하는 비교기(231~233)와; 하위 비트(b4~b6)를 발생시키는 폴딩 블록
(223~225)의 출력을 입력으로 받는 인터폴레이션 블록(240)과; 상기의 인터폴레이션 블록(240)의 출력 신
호를 래치시키고, 이 값을 2진 데이타로 인코딩하는 인코딩 블록(250)을 구비하여 이루어짐을 특징으로
하는 아날로그/디지탈 변환 장치.
청구항 2
제1항에 있어서, 게이트 단자에 입력 신호(Vin)가 인가되고 드레인 단자는 바이어스단에 접속되며 각각의
소스 단자가 서로 접속함으로써 전류원을 형성하여 이를 접지단에 접속시킨 동일한 특성을 가진 2개의 트
랜지스터로 구성된 소정 개수의 차동 페어(DP)로 이루어지는 폴딩 블록(221~225)을 구비함을 특징으로 하
는 아날로그/디지탈 변환 장치.
청구항 3
제1항에 있어서, 입력 VA는 트랜지스터(Q11)의 소스 단자와 게이트 단자 및 트랜지스터(Q12~Q15)의 게이트
에 연결되어 있고, 또 다른 입력 VB 는 트랜지스터(Q16)의 소스 단자와 게이트 단자 및 트랜지스터
(Q17~Q20)의 게이트 단자에 접속되어 있으며, 상기 트랜지스터(A12~Q20)의 드레인 단자는 모두 VDD에 접속
되어 있고, 트랜지스터 Q12와 Q17, Q13과 Q18, Q14와 Q19, Q15와 Q20의 소스 단자는 상호 접속되어 다이
오드(S11, D12, D13, D14)와 각각 접속되고, 상기의 트랜지스터의 소스 단자와 접속된 다이오드
(D11,D12,D13,D14)의 타단은 그라운드에 접속되어 이루어지는 인터폴레이션 블록을 구비함을 특징으로 하
는 아날로그/디지탈 변환 장치.
도면
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도면2
도면3
도면4
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