ATM 셀 역 다중화장치(ATM CELL DEMULTIPLEXER)

(19) 대한민국특허청(KR)
(12) 등록특허공보(B1)
(51)Int. Cl.6
H04L 12/56
(45) 공고일자 1999년08월16일
(11) 등록번호 10-0215568
(24) 등록일자 1999년05월25일
(21) 출원번호 10-1996-0050285 (65) 공개번호 특1998-0030806
(22) 출원일자 1996년10월30일 (43) 공개일자 1998년07월25일
(73) 특허권자 대우통신주식회사 유기범
인천광역시 서구 가좌동 531-1 번지
(72) 발명자 이동환
경기도 시흥시 대야동 360-3
(74) 대리인 진천웅
심사관 : 이상웅
(54) ATM 셀 역 다중화장치
요약
본 발명에 따른 역다중화장치는, 다중화된 ATM 셀이 수신되면 셀유효(FF_STS)신호를 활성화시키고, 리드
신호(FF_READ)가 인에이블되면 셀데이타(READ_DATA)와 셀시작(SOC)신호를 출력하는 수신 FIFO(10); 제1
FIFO 인에이블(FF1_ENB)신호가 활성화되면 수신된 ATM 셀 데이터(FF1_DATA)를 저장하고, 리드신호(도시
되지 않음)에 따라 출력하는 비동기 FIFO(30); 제2 FIFO 인에이블(FF2_ENB)신호가 활성화되면 수신된
ATM 셀 데이터(FF2_DATA)를 클럭(CLK)에 따라 저장하고, 리드신호(도시되지 않음)에 따라 출력하는 동기
FIFO(40); 및 상기 수신 FIFO(10)의 셀유효(FF_STS)신호가 활성화되면 상기 수신FIFO(10)로부터 다중화
된 ATM 셀을 수신한 후, 미리 설정된 셀 헤더의 기준값과 수신된 셀 헤더를 비교하여 상기 제1 FIFO 인에
이블(FF1_ENB)신호 및 데이터(FF1_DATA)를 상기 비동기 FIFO(30)로 출력하고, 상기 제2 FIFO 인에이블
(FF2_ENB)신호 및 데이터(FF2_DATA)를 상기 동기 FIFO(40)로 출력하는 역다중화부(20)로 구성되어 있다.
따라서 본 발명에 따른 ATM 셀 역다중화장치는 ATM셀의 헤더값에 따라 해당되는 경로의 선입선출(FIFO)버
퍼로 ATM 셀을 분배해줄 수 있다.
대표도
도2
명세서
도면의 간단한 설명
도 1a 및 1b는 일반적인 ATM 셀의 포맷을 도시한 도면,
도 2는 본 발명에 따른 ATM 셀 역다중화장치를 도시한 블록도,
도 3은 도2에 도시된 역다중화부의 세부 블록도,
도 4는 본 발명에 따른 역다중화장치의 동작 타이밍도이다.
*도면의 주요부분에 대한 부호의 설명
10: 수신FIFO20: 역다중화부
30: 비동기 FIFO40: 동기 FIFO
22-1∼22-6: 플립플롭셋24-1∼24-4: 비교기
28: 디먹스
발명의 상세한 설명
발명의 목적
발명이 속하는 기술분야 및 그 분야의 종래기술
본 발명은 ATM 셀 역다중화장치에 관한 것으로, 특히 수신된 ATM 셀을 동기식 선입선출(FIFO)버퍼와 비동
기식 선입선출(FIFO)버퍼로 나누어 각각 전달하는 역다중화장치에 관한 것이다.
최근들어, 통신수단이 급속히 디지탈화되고 광통신의 발달로 인하여 넓은 대역의 전송이 가능해짐에 따라
사용자의 다양한 서비스 요구를 충족시키기 위하여 광대역 ISDN(B-ISDN: Broadband Integrated Services
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Digital Network)이 등장하였다. 즉, B-ISDN은 원격검침과, 데이터 단말, 전화, 팩시밀리등 협대역 서비
스로부터 영상전화, 영상회의, 고속 데이터 전송, 영상신호 전송등과 같은 광대역 서비스까지를 공통적으
로 취급하여 전달하기 위한 것으로, 비동기전달모드(ATM)통신방식을 기본으로 하여 구현된다.
여기서, ATM통신방식이란 ATM 셀(cell)을 비동기식 시분할 다중화(ATDM: Asynchronous Time Division
Multiplexing)하여 통신하는 방식으로 셀단위로 전송한다는 점에서 종래의 패킷(packet) 통신방식과 유사
하나 ATM통신방식에서는 실시간 및 항등비트율의 신호까지를 취급하며 국부적인 지역망은 물론 거대한 공
중망에 사용되기 위하여 국제표준화 기구에 의해 표준화된 통신방식이다.
이러한 ATM통신방식은 도 1a 내지 1b에 도시된 바와 같은 ATM 셀을 기본으로 통신하는 바, 사용자의 긴
메세지는 ATM 셀로 분할되어 송신되고, 수신된 ATM 셀들은 다시 하나의 메세지로 재조립되어 상위 사용자
에게 전달된다.
즉, 도 1a에 도시된 바와 같이, ATM 셀은 5 바이트(혹은 옥텟)의 헤더구간과 48 바이트의 사용자 정보구
간으로 구분되고, 5 바이트의 헤더는 도 1b 에 도시된 바와 같이 사용자망접면(UNI:User Network
Interface)에서의 헤더 구조와 망노드접면(NNI:Network Node Interface)에서의 헤더구조로 구분되며, 사
용자망접면(UNI)에서의 헤더구조는 제1 바이트가 4비트의 일반흐름제어(GFC:Generic Flow Control)와 4비
트의 가상경로 식별번호(VPI:Virtual Path Identifier)로 이루어지고, 제2 바이트가 4비트의 가상경로 식
별번호(VPI)와 4비트의 가상채널 식별번호(VCI:Virtual Channel Identifier)로 이루어지며, 제3 바이트는
8비트의 가상채널 식별번호(VCI)로 이루어지고, 제4 바이트는 4비트의 가상채널 식별번호(VCI)와 3비트의
유료부하형태(PT:Payload Type)와 1비트의 셀포기순위(CLP:Cell Loss Priority)로 이루어지고, 제5 바이
트는 8비트의 헤더오류제어(HEC:Header Error Control)로 이루어진다.
또한, 도 1b에 도시된 바와 같은 망노드접면(NNI)에서의 헤더구조를 살펴보면, 앞서 설명한 사용자망접면
(UNI)의 첫번째 바이트에 있는 일반흐름제어(GFC)가 가상경로 식별번호(VPI)로 사용되는 것을 제외하고는
사용자망접면(NNI)의 헤더구조와 동일한 것을 알 수 있다.
이러한 ATM통신방식은 다음 표1에서와 같이 계층적인 구조를 이루고, 각각의 계층별로 표준화된 기준을
가지고 있다.
[표 1]
계 층 부 계 층 기 능
상위계층 - 상위계층기능
ATM적응계층 수렴(CS) 부계층 수렴기능
절단 및 재결합(SAR) 절단기능 및 재결합기능
ATM 계층 - 일반흐름제어 및 셀 해더처리기능
물리 계층 전송수렴(TC) HEC신호발생 및 추출기능
물리매체 비트시간정보기능
한편, 상기와 같이 ATM방식에 따라 통신을 할 경우에 전송되는 데이터의 소스가 다양할 경우에는 다수의
소스들의 ATM 셀들이 다중화되어 바이트 스트림으로 수신되는데, 수신된 이 ATM 셀 데이타를 소스에 따
라 각각 분리하여 상위계층으로 전달해줘야 한다.
예컨대, 소정의 전송속도를 갖는 제1 소스의 ATM 셀과, 다른 소정의 전송속도를 갖는 제2 소스의 ATM 셀
이 다중화되어 수신될 경우에 ATM 셀의 헤더에 있는 경로신호(VPI 혹은 VCI)를 해석하여 해당 셀들을 각
각의 경로로 분리해줘야 한다.
이때 수신된 ATM 셀을 역다중화하여 각각의 경로로 분할하기 위해서는 선입선출(FIFO)버퍼가 사용되는데,
이 선입선출(FIFO)버퍼에는 동기식으로 데이터를 전달하는 동기식 선입선출(FIFO)버퍼와 비동기식으로 데
이터를 전달하는 비동기식 FIFO버퍼가 있다.
따라서 수신된 셀을 헤더에 의해 효율적으로 비동기 선입선출(FIFO)버퍼나 동기선입선출(FIFO)버퍼에 분
할해주기 위한 역다중화회로가 요구된다.
발명이 이루고자 하는 기술적 과제
이에 본 발명은 상기와 같은 필요성을 충족시키기 위하여 안출된 것으로, 다중화되어 수신된 ATM 셀 데이
터를 헤더를 해석하여 동기식 선입선출(FIFO)버퍼와 비동기식 선입선출(FIFO)버퍼로 각각 전달해 주기 위
한 ATM 셀 역다중화장치를 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위하여 본 발명의 장치는 다중화된 ATM 셀 데이터를 입력받아 ATM 헤더에
따라 해당 경로로 분배하여 전송하는 ATM장치에 있어서, 다중화된 ATM 셀이 수신되면 셀유효(FF_STS)신
호를 활성화시키고, 리드(FF_READ)신호가 인에이블되면 셀 데이타(READ_DATA)와 셀시작(SOC)신호를 출력
하는 수신FIFO; 제1 FIFO 인에이블(FF1_ENB)신호가 활성화되면 수신된 ATM 셀 데이터(FF1_DATA)를 저장
하고, 리드신호에 따라 출력하는 비동기 FIFO; 제2 FIFO 인에이블(FF2_ENB)신호가 활성화되면 수신된
ATM 셀 데이터(FF2_DATA)를 클럭(CLK)에 따라 저장하고, 리드신호에 따라 출력하는 동기 FIFO; 및 상기
수신 FIFO의 셀유효(FF_STS)신호가 활성화되면 상기 수신 FIFO로부터 다중화된 ATM 셀을 수신한 후, 미리
설정된 셀 헤더의 기준값과 수신된 셀 헤더를 비교하여 상기 제1 FIFO 인에이블(FF1_ENB)신호 및 데이터
를 상기 비동기 FIFO로 출력하거나, 상기 제2 FIFO 인에이블(FF2_ENB)신호 및 데이터를 상기 동기 FIFO로
출력하는 역다중화부로 구성된 것을 특징으로 한다.
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발명의 구성 및 작용
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 자세히 설명하기로 한다.
도 2는 본 발명에 따른 ATM 셀 역다중화장치를 도시한 블록도이고, 도 3은 도2에 도시된 역다중화부의
세부 블록도이며, 도 4는 본 발명에 따른 역다중화장치의 동작 타이밍도이다.
본 발명에 따른 역다중화장치는 도 2에 도시된 바와 같이, 다중화된 ATM 셀이 수신되면 셀유효(FF_STS)신
호를 활성화시키고, 리드신호(FF_READ)가 인에이블되면 셀데이타(READ_DATA)와 셀시작(SOC)신호를 출력하
는 수신 FIFO(10); 제1 FIFO 인에이블(FF1_ENB)신호가 활성화되면 수신된 ATM 셀 데이터(FF1_DATA)를
저장하고, 리드신호(도시되지 않음)에 따라 출력하는 비동기 FIFO(30); 제2 FIFO 인에이블(FF2_ENB)신호
가 활성화되면 수신된 ATM 셀 데이터(FF2_DATA)를 클럭(CLK)에 따라 저장하고, 리드신호(도시되지 않
음)에 따라 출력하는 동기 FIFO(40); 및 상기 수신 FIFO(10)의 셀유효(FF_STS)신호가 활성화되면 상기
수신FIFO(10)로부터 다중화된 ATM 셀을 수신한 후, 미리 설정된 셀 헤더의 기준값과 수신된 셀 헤더를 비
교하여 상기 제1 FIFO 인에이블(FF1_ENB)신호 및 데이터(FF1_DATA)를 상기 비동기 FIFO(30)로 출력하고,
상기 제2 FIFO 인에이블(FF2_ENB)신호 및 데이터(FF2_DATA)를 상기 동기 FIFO(40)로 출력하는 역다중화부
(20)로 구성되어 있다.
또한, 상기 역다중화부(20)는 도 3에 도시된 바와 같이, CPU로부터 입력되는 헤더의 제1 기준값을 저장하
는 제1 레지스터(52), CPU로부터 입력되는 헤더의 제2 기준값을 저장하는 제2 레지스터(54), 수신된 ATM
셀들을 일시 저장하는 플립플롭셋(22-1∼22-6); 상기 플립플롭셋에 저장된 ATM 셀 헤더의 제1 바이트와
상기 제2레지스터의 제2 기준값을 비교하는 제1 비교기(24-4); 상기 플립플롭셋에 저장된 ATM 셀의 제2
바이트와 상기 제2 레지스터의 제2 기준값을 비교하는 제2 비교기(24-3); 상기 플립플롭셋에 저장된 ATM
셀의 제3 바이트와 상기 제1 레지스터의 제1 기준값을 비교하는 제3 비교기(24-2); 상기 플립플롭셋에 저
장된 ATM 셀의 제4 바이트와 상기 제1 레지스터의 제1 기준값을 비교하는 제4 비교기(24-1); 및 상기 비
교기들의 출력을 논리합하여 FIFO선택신호(FIFO_SEL)를 출력하는 논리게이트(26); 및 상기 FIFO선택신호
(FIFO_SEL)에 따라 플립플롭셋으로부터 ATM 셀 데이터를 동기 FIFO(40) 혹은 비동기 FIFO(30)로 출력하는
디먹스(28)로 구성되어 있다.
이어서, 상기와 같이 구성되는 본 발명의 동작을 도 4의 타이밍도를 참조하여 자세히 설명하기로 한다.
도 2에서 수신 FIFO(10)는 ATM물리계층의 수신단으로부터 다중화된 ATM 셀 데이터가 라이트되면 셀유효
(FF_STS) 신호를 '하이'로 하여 전송할 ATM 셀이 있음을 알리고, 역다중화부(20)로부터 버퍼리드
(FF_READ)신호가 활성화되면 클럭(CLK)에 동기되어 셀의 첫 번째 바이트에서 셀의 시작(SOC)신호를 출력
하여 셀의 시작점을 알림과 아울러 클럭(CLK)에 따라 수신된 데이터(READ_DATA)를 바이트 단위로 출력한
다.
역다중화부(20)는 수신 FIFO의 셀유효(FF_STS)신호가 '하이'로서 수신된 ATM 셀 데이타가 있으면 수신
FIFO(10)로 리드(FF_READ)신호를 활성화시킨 후, 셀시작(SOC)신호에 의해 셀을 동기시키고, 클럭(CLK)에
따라 수신 데이터(READ_DATA)를 바이트 단위로 읽어온다.
이어서 역다중화부(20)는 수신된 셀의 헤더를 해석하여 수신된 셀이 비동기 FIFO(30)로 갈 셀이면, 제1
FIFO 인에이블(FF1_ENB)신호를 활성화시켜 비동기 FIFO(30)에 ATM 셀 데이터를 저장하고, 수신된 셀의
헤더를 해석하여 동기 FIFO의 데이터이면 제2 FIFO 인에이블(FF2_ENB) 신호를 활성화하여 동기 FIFO를
선택한 후 클럭(CLK)에 따라 셀시작(FF2_SOC)신호와 바이트단위의 셀 데이터(FF2_DATA)를 출력한다.
이때 역다중화부(20)는 외부로부터 리셋(RESET)신호와 클럭(CLK)을 입력받고, CPU(도시되지 않음)와 인터
페이스부를 갖으며, CPU와는 CS*, ADDRESS, DATA BUS, OE*, R/W 등의 신호에 의해 인터페이스된다.
즉, 역다중화부(20)는 도 3에 도시된 바와 같이, CPU(도시되지 않음)로부터 헤더에 대한 기준값(즉, 경로
신호로서 VPI 혹은 VCI)을 입력받아 레지스터(52,54)에 저장한 후, 입력된 ATM셀의 헤더를 레지스터에 저
장된 기준값과 비교하여 입력된 ATM 셀이 전달될 경로를 선택한다.
예컨대, ATM 헤더의 첫번째 바이트와 두번째 바이트가 0000,1111이고, ATM 헤더의 세번째 바이트와 네번
째 바이트가 0000,1111이면 비동기 FIFO(30)로 ATM셀을 전달하고, 그 이외에는 동기 FIFO(40)로 ATM 셀
을 전달한다고 하자. 이러한 경로배정값(VPI 혹은 VCI)은 임의적으로 설정될 수 있으며 설정된 값은
CPU에 의해 제1 레지스터(52)와 제2 레지스터(54)에 저장된다.
이어서 수신FIFO(10)로부터 53바이트의 ATM 셀이 수신되고 있다면, 셀시작(SOC)신호와 함께 ATM 셀 헤더
의 제1 바이트가 플립플롭셋으로 입력되고 이어서 헤더의 제2 바이트, 제3 바이트, 제4 바이트, 제5 바이
트, 유료부하... 순으로 데이터가 입력될 것이다. 따라서 순차적으로 입력된 데이터들은 한 클럭씩 지연
되면서 플립플롭셋1 내지 플립플롭셋6에 순차적으로 저장되게 되는데, 셀시작으로부터 5 클럭 후에는 플
립플롭셋5(22-5)에는 셀헤더의 1번째 바이트가 저장되게 되고, 플립플롭셋4(22-4)에는 셀헤더의 2번째 바
이트가 저장되어 있고, 플립플롭셋3(22-3)에는 셀 헤더의 3번째 바이트가 저장되어 있고, 디플립플롭셋
2(22-2)에는 셀 헤더의 4번째 바이트가 저장되어 있고, 플립플롭셋1(22-1)에는 셀헤더의 5번째 바이트가
저장되어 있게 된다.
따라서 셀시작(SOC) 신호 후 5클럭이 될 때 플립플롭셋에 저장되어 있는 데이터와 제1 및 제2 레지스터에
저장되어 있는 데이터를 각각 비교하면 수신된 현재 ATM 셀 데이터를 어디로 전달해야 할지 결정할 수 있
게 된다.
예컨대, 앞서 가정한 바와 같이 제1 레지스터(52)와 제2 레지스터(54)에 0000,1111 이 저장되어 있을 경
우에 수신된 ATM 헤더의 첫 번째 내지 네 번째 바이트가 0000,1111이라면 각 비교기(24-1∼24-4)는 로우
를 출력하고 이에 따라 오아게이트(26)가 로우가 되어 FIFO선택신호에 의해 디먹스(28)회로는 수신된 셀
데이터(DATA), 셀시작(SOC)신호 및 FIFO선택(ENB)신호를 비동기 FIFO(30)로 출력하게 된다.
만일, 수신된 ATM 셀의 헤더가 0000,1111이 아니라면 FIFO 선택신호에 의해 디먹스(28)는 동기 FIFO(40)
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로 FIFO 선택신호(ENB), 데이터(DATA), SOC 신호, 및 클럭(CLK)를 출력하게 된다.
이상의 설명에서는 수신된 ATM 셀을 두 개의 FIFO(비동기 FIFO와 동기FIFO)로 분리하는 것을 예로 들었으
나 본 발명에 따른 방법은 2개 이상의 여러 FIFO로 ATM 셀을 분리할 경우에도 그대로 적용될 수 있다.
그리고 설명의 편의를 위하여 헤더값을 0000,1111로 통일하였으나 실제에 있어서 ATM 헤더는 도 1에 도시
된 바와 같이 각 위치에 따라 다양한 의미가 있다. ATM 헤더의 5번째 바이트는 헤더에 대한 CRC이므로
경로배정을 위해서는 참조하지 않아도 된다.
이어서 도 4를 참조하면, (a)는 시스템 클럭(CLK)을 나타내고, (b)는 셀 어베일러블(Cell_AV) 신호를 나
타낸다. 이때 셀 어베일러블(Cell_AV)신호는 비동기 FIFO가 셀을 처리할 수 있을 경우에 '하이'가 되
고, 셀을 처리할 수 없을 경우에는 '로우'가 된다.
도 4의 (c)는 동기 FIFO가 전송할 데이터가 있음을 나타내는 셀유효(FF_STS)신호로서, 셀유효(FF_STS)신
호가 하이이면 동기 FIFO가 전송할 데이터가 있음을 나타내고, 로우이면 전송할 데이터가 없음을 나타낸
다.
도 4의 (d)는 리드(FF_READ)신호로서 수신 FIFO로부터 데이터를 읽어올 경우에 로우가 되고, (e)는 수신
FIFO(10)로부터 읽어오는 바이트단위의 데이터로서 시스템 클럭에 따라 ATM 셀을 헤더부터 순차적으로 읽
어온다.
도 4의 (f)는 셀시작(SOC)신호를 나타내는데, ATM 셀의 첫 번째 바이트(HD0)가 전송되는 타이밍 클럭에서
하이가 된다.
도 4에서 (a) 내지 (f)를 참조하면, 다중화된 ATM 셀을 수신한 수신 FIFO(10)가 전송할 데이터가 있음을
알리기 위하여 셀유효(FF_STS)신호를 하이로 활성화시키면, 역다중화부(20)는 리드(FF_READ)신호를 로우
로 하여 수신된 데이터를 읽어온다. 이때 역다중화부(20)로부터 수신 FIFO(10)로 전달되는 클럭(CLK)에
따라 각 신호들이 동기되는데, 셀유효(FF_STS)신호가 하이가 된 후 첫 번째 클럭의 상승에지에서 리드
(FF_READ)신호를 로우로 활성화시키고, 이어서 클럭(CLK)의 상승에지마다 ATM 셀의 헤더부터 유료부하 순
으로( 즉, HD0, HD1, HD2, HD3, HD4, PD0, PD1 ......) 한 바이트씩 데이터를 읽어 온다. 이때 수신
FIFO(10)는 ATM 셀의 첫 번째 바이트가 전달되는 타이밍에 셀시작(SOC)신호를 하이로 하여 셀의 시작점을
알려준다.
발명의 효과
이상에서 살펴본 바와 같이, 본 발명에 따른 ATM 셀 역다중화장치는 ATM셀의 헤더값에 따라 해당되는 경
로의 선입선출(FIFO)버퍼로 ATM 셀을 분배해줄 수 있다. 특히 CPU 설정에 따라 분배경로를 자유롭게
결정할 수 있으므로 경로설정이 자유롭다.
(57) 청구의 범위
청구항 1
다중화된 ATM 셀 데이터를 입력받아 ATM 헤더에 따라 해당 경로로 분배하여 전송하는 ATM장치에 있어서,
다중화된 ATM 셀이 수신되면 셀유효(FF_STS)신호를 활성화시키고, 리드신호(FF_READ)가 인에이블되면 셀
데이타(READ_DATA)와 셀시작(SOC)신호를 출력하는 수신 FIFO(10);
제1 FIFO 인에이블(FF1_ENB)신호가 활성화되면 수신된 ATM 셀 데이터(FF1_DATA)를 저장하고, 리드신호에
따라 출력하는 비동기 FIFO(30);
제2 FIFO 인에이블(FF2_ENB)신호가 활성화되면 수신된 ATM 셀 데이터(FF2_DATA)를 클럭(CLK)에 따라 저
장하고, 리드신호(도시되지 않음)에 따라 출력하는 동기 FIFO(40); 및
상기 수신 FIFO(10)의 셀유효(FF_STS)신호가 활성화되면 상기 수신FIFO(10)로부터 다중화된 ATM 셀을 수
신한 후, 미리 설정된 셀 헤더의 기준값과 수신된 셀 헤더를 비교하여 상기 제1 FIFO 인에이블(FF1_ENB)
신호 및 데이터(FF1_DATA)를 상기 비동기 FIFO(30)로 출력하고, 상기 제2 FIFO 인에이블(FF2_ENB)신호 및
데이터(FF2_DATA)를 상기 동기 FIFO(40)로 출력하는 역다중화부(20)가 구비된 ATM 셀 역다중화장치.
청구항 2
제1항에 있어서, 상기 역다중화부(20)는 CPU로부터 입력되는 헤더의 제1 기준값을 저장하는 제1 레지스터
(52); CPU로부터 입력되는 헤더의 제2 기준값을 저장하는 제2 레지스터(54); 수신된 ATM 셀들을 일시 저
장하는 플립플롭셋(22-1∼22-6); 상기 플립플롭셋에 저장된 ATM 셀 헤더의 제1 바이트와 상기 제2레지스
터의 제2 기준값을 비교하는 제1 비교기(24-4); 상기 플립플롭셋에 저장된 ATM 셀의 제2 바이트와 상기
제2 레지스터의 제2 기준값을 비교하는 제2 비교기(24-3); 상기 플립플롭셋에 저장된 ATM 셀의 제3 바이
트와 상기 제1 레지스터의 제1 기준값을 비교하는 제3 비교기(24-2); 상기 플립플롭셋에 저장된 ATM 셀의
제4 바이트와 상기 제1 레지스터의 제1 기준값을 비교하는 제4 비교기(24-1); 및 상기 비교기들의 출력을
논리합하여 FIFO선택신호(FIFO_SEL)를 출력하는 논리게이트(26); 및 상기 FIFO선택신호(FIFO_SEL)에 따라
플립플롭셋으로부터 ATM 셀 데이터를 동기 FIFO(40) 혹은 비동기 FIFO(30)로 출력하는 디먹스(28)로 구성
된 것을 특징으로 하는 ATM 셀 역다중화장치.
도면
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도면1a
도면1b
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도면2
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도면3
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도면4
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