프린지 필드 스위칭 모드 액정표시장치에서의 어레이 기판테스트를 위한 배선 형성방법(Method for forming line for testing array substrate infringe field switching mode LCD)
(19)대한민국특허청(KR)
(12) 등록특허공보(B1)
(51) 。Int. Cl.
G02F 1/1345 (2006.01)
G02F 1/13 (2006.01)
(45) 공고일자
(11) 등록번호
(24) 등록일자
2007년04월11일
10-0707034
2007년04월05일
(21) 출원번호 10-2005-0016542 (65) 공개번호 10-2006-0095693
(22) 출원일자 2005년02월28일 (43) 공개일자 2006년09월01일
심사청구일자 2005년02월28일
(73) 특허권자 비오이 하이디스 테크놀로지 주식회사
경기도 이천시 부발읍 아미리 산 136-1
(72) 발명자 이승민
서울 서초구 서초4동 삼풍아파트 7-1503
(74) 대리인 강성배
(56) 선행기술조사문헌
KR-10-1998-027502
* 심사관에 의하여 인용된 문헌
심사관 : 신영교
전체 청구항 수 : 총 1 항
(54) 프린지 필드 스위칭 모드 액정표시장치에서의 어레이 기판테스트를 위한 배선 형성방법
(57) 요약
본 발명은 생산성을 향상시킬 수 있는 프린지 필드 스위칭 모드 액정표시장치에서의 어레이 기판 테스트를 위한 배선 형성
방법에 관한 것이다. 이 방법은, 유리기판 상에 게이트 패드 쇼트용 제 1 ITO 패턴을 형성하는 단계; 상기 제 1 ITO 패턴이
형성된 기판 상에 상기 제 1 ITO 패턴에 중첩되어 제 1 ITO 패턴과 연결되는 각각의 홀수번째 및 짝수번째 게이트 패드,
홀수번째 게이트 패드와 연결되는 제 1 금속패턴, 짝수번째 게이트 패드와 연결되는 제 2 금속패턴, 및 제 1 금속패턴을 서
로 연결시키는 제 1 금속배선을 동시에 형성하는 단계; 그로부터 얻어지는 결과물 상에 게이트 절연막을 형성하는 단계;
상기 게이트 절연막 상에 상기 제 2 금속패턴의 일부분과 대응되는 부분을 지나가되, 상기 제 1 금속배선과 평행한 제 2 금
속배선을 형성하는 단계; 상기 제 2 금속패턴과 대응되는 제 2 금속배선 부분을 선택적으로 식각하여 제 2 금속배선의 홀
을 형성하는 단계; 상기 제 2 금속배선을 포함한 게이트 절연막 상에 제 2 금속배선의 일부분을 노출시키는 제 1 비아홀,
제 2 금속배선의 홀과 대응되는 제 2 금속패턴부분을 노출시키는 제 2 비아홀, 및 상기 제 1 ITO 패턴을 노출시키는 제 3
비아홀을 가진 보호막을 형성하는 단계; 상기 보호막 상에 제 1 비아홀 및 제 2 비아홀을 매립하는 제 2 ITO 패턴을 형성
함과 동시에, 제 2 ITO 패턴 형성의 에칭 진행시 상기 제 3 비아홀에 의해 노출된 제 1 ITO 패턴을 제거하는 단계;를 포함
한다.
대표도
도 2d
등록특허 10-0707034
- 1 -
특허청구의 범위
청구항 1.
프린지 필드 스위칭 모드 액정표시장치에서의 어레이 기판 테스트를 위한 배선 형성방법에 있어서,
유리기판 상에 게이트 패드 쇼트용 제 1 ITO 패턴을 형성하는 단계;
상기 제 1 ITO 패턴이 형성된 기판 상에 상기 제 1 ITO 패턴에 중첩되어 제 1 ITO 패턴과 연결되는 각각의 홀수번째 및
짝수번째 게이트 패드, 홀수번째 게이트 패드와 연결되는 제 1 금속패턴, 짝수번째 게이트 패드와 연결되는 제 2 금속패턴,
및 제 1 금속패턴을 서로 연결시키는 제 1 금속배선을 동시에 형성하는 단계;
상기 게이트 패드, 상기 제 1 금속 패턴, 상기 제 2 금속 패턴, 및 상기 제 1 금속 배선 상에 게이트 절연막을 형성하는 단
계;
상기 게이트 절연막 상에 상기 제 2 금속패턴의 일부분과 대응되는 부분을 지나가되, 상기 제 1 금속배선과 평행한 제 2 금
속배선을 형성하는 단계;
상기 제 2 금속패턴과 대응되는 제 2 금속배선 부분을 선택적으로 식각하여 제 2 금속배선의 홀을 형성하는 단계;
상기 제 2 금속배선을 포함한 게이트 절연막 상에 제 2 금속배선의 일부분을 노출시키는 제 1 비아홀, 제 2 금속배선의 홀
과 대응되는 제 2 금속패턴부분을 노출시키는 제 2 비아홀, 및 상기 제 1 ITO 패턴을 노출시키는 제 3 비아홀을 가진 보호
막을 형성하는 단계;
상기 보호막 상에 제 1 비아홀 및 제 2 비아홀을 매립하는 제 2 ITO 패턴을 형성함과 동시에, 제 2 ITO 패턴 형성의 에칭
진행시 상기 제 3 비아홀에 의해 노출된 제 1 ITO 패턴을 제거하는 단계;를 포함하는 것을 특징으로 하는 프린지 필드 스
위칭 모드 액정표시장치에서의 어레이 기판 테스트를 위한 배선 형성방법.
명세서
발명의 상세한 설명
발명의 목적
발명이 속하는 기술 및 그 분야의 종래기술
본 발명은 액정표시장치에서의 어레이 기판 테스트를 위한 배선 형성방법에 관한 것이고, 특히, 생산성을 향상시킬 수 있
는 프린지 필드 스위칭 모드 액정표시장치에서의 어레이 기판 테스트를 위한 배선 형성방법에 관한 것이다.
일반적으로, 액정표시장치의 어레이 기판이 제조되면, 어레이 기판 상에 형성된 배선들의 쇼트와 오픈 여부를 테스트하는
과정을 거친다. 이러한 테스트 방식으로서, 기존에는 데이터 패드와 게이트 패드 상에 직접 핀을 콘택하여 테스트하는 방
식을 사용하였지만, 기판이 대형화됨에 따라서, 최근에는 각 배선을 짝수(even) 라인과 홀수(odd) 라인으로 구분한 다음,
금속배선으로 연결하여 테스트하는 방식이 이용되고 있다.
도 1은 종래기술에 따른 프린지 필드 스위칭 모드 액정표시장치에서의 어레이 기판 테스트를 위한 배선 형성방법을 설명
하기 위한 평면도이다.
도 1에 도시한 바와 같이, 공지된 제 1 ITO 공정에 의해 카운터 전극(도시안됨)이 형성된 유리기판(도시안됨) 상에 게이트
라인(도시안됨) 및 공통전극 라인(도시안됨)을 형성함과 동시에, 게이트 라인과 연결되는 게이트 패드(10), 홀수번째 게이
등록특허 10-0707034
- 2 -
트 패드(10a)와 연결되는 제 1 금속패턴(11a), 짝수번째 게이트 패드(10b)와 연결되는 제 2 금속패턴(11b), 및 제 1 금속
패턴(11a)을 서로 전기적으로 연결시키는 제 1 금속배선(12)을 각각 형성한다. 이때, 제 1 금속배선(12)에 의해 홀수번째
게이트 패드(10a)가 쇼트된다.
그런 다음, 이로부터 얻어지는 결과물 상에 게이트 절연막(도시안됨)을 형성한 다음, 게이트 절연막 상에 제 2 금속패턴
(11b)의 일부분과 대응되는 부분을 지나가되, 상기 제 1 금속배선(12)과 평행한 제 2 금속배선(14)을 형성한다. 제 2 금속
배선(14)은 데이터 라인(도시안됨) 형성공정시 형성된다. 이어서, 제 2 금속패턴(11b)과 대응되는 제 2 금속배선(14) 부분
을 선택적으로 식각하여 제 2 금속배선의 홀(13)을 형성한다.
그리고 나서, 제 2 금속배선(14)을 포함한 게이트 절연막 상에 제 2 금속배선(14)의 일부분을 노출시키는 제 1 비아홀(15)
및 제 2 금속배선의 홀(13)과 대응되는 제 2 금속패턴(11b)을 노출시키는 제 2 비아홀(16)을 가진 보호막(도시안됨)을 형
성한다. 그 후, 보호막 상에 제 1 비아홀(15) 및 제 2 비아홀(16)을 매립하도록 ITO 패턴(17)을 형성한다. ITO 패턴(17)은
제 2 ITO 공정, 즉 화소전극 형성공정시 형성된다. 이러한 ITO 패턴(17)에 의해 짝수번째 게이트 패드(10b)가 쇼트된다.
발명이 이루고자 하는 기술적 과제
그러나, 이러한 종래의 프린지 필드 스위칭 모드 액정표시장치에서의 어레이 기판 테스트를 위한 배선 형성방법에 있어서
는, 홀수번째 게이트 패드(10a)의 경우, 게이트 라인이 형성될 때부터 쇼트되지만, 짝수번째 게이트 패드(10b)의 경우, 제
2 ITO 공정시 쇼트된다. 그러므로, 제 2 ITO 공정 이전의 어레이 공정이 진행되는 동안, 짝수번째 게이트 패드(10b)과 연
결된 각각의 게이트 라인은 각각 독립적인 전위를 갖게 되어, 이들 각 라인간에 전위차가 발생되고, 이러한 전위차에 의해
홀수번째 게이트 라인과 짝수번째 게이트 라인간에 휘도 차이가 발생되어, 패널 불량이 발생되는 문제가 있었다.
따라서, 본 발명은 선행기술에 따른 프린지 필드 스위칭 모드 액정표시장치에서의 어레이 기판 테스트를 위한 배선 형성방
법에 내재되었던 상기한 바와 같은 문제점을 해결하기 위해 창작된 것으로서, 본 발명의 목적은, 제 2 ITO 공정까지의 어
레이 공정이 진행되는 동안 모든 게이트 라인간에 등전위가 형성되도록 함으로써, 홀수번째 게이트 라인과 짝수번째 게이
트 라인간에 휘도 차이가 발생되는 것을 방지하여, 패널 불량 발생을 막을 수 있는 프린지 필드 스위칭 모드 액정표시장치
에서의 어레이 기판 테스트를 위한 배선 형성방법을 제공함에 있다.
발명의 구성
상기 목적을 달성하기 위해, 본 발명의 일면에 따라, 프린지 필드 스위칭 모드 액정표시장치에서의 어레이 기판 테스트를
위한 배선 형성방법이 제공되고: 이 방법은, 유리기판 상에 게이트 패드 쇼트용 제 1 ITO 패턴을 형성하는 단계; 상기 제 1
ITO 패턴이 형성된 기판 상에 상기 제 1 ITO 패턴에 중첩되어 제 1 ITO 패턴과 연결되는 각각의 홀수번째 및 짝수번째 게
이트 패드, 홀수번째 게이트 패드와 연결되는 제 1 금속패턴, 짝수번째 게이트 패드와 연결되는 제 2 금속패턴, 및 제 1 금
속패턴을 서로 연결시키는 제 1 금속배선을 동시에 형성하는 단계; 그로부터 얻어지는 결과물 상에 게이트 절연막을 형성
하는 단계; 상기 게이트 절연막 상에 상기 제 2 금속패턴의 일부분과 대응되는 부분을 지나가되, 상기 제 1 금속배선과 평
행한 제 2 금속배선을 형성하는 단계; 상기 제 2 금속패턴과 대응되는 제 2 금속배선 부분을 선택적으로 식각하여 제 2 금
속배선의 홀을 형성하는 단계; 상기 제 2 금속배선을 포함한 게이트 절연막 상에 제 2 금속배선의 일부분을 노출시키는 제
1 비아홀, 제 2 금속배선의 홀과 대응되는 제 2 금속패턴부분을 노출시키는 제 2 비아홀, 및 상기 제 1 ITO 패턴을 노출시
키는 제 3 비아홀을 가진 보호막을 형성하는 단계; 상기 보호막 상에 제 1 비아홀 및 제 2 비아홀을 매립하는 제 2 ITO 패
턴을 형성함과 동시에, 제 2 ITO 패턴 형성의 에칭 진행시 상기 제 3 비아홀에 의해 노출된 제 1 ITO 패턴을 제거하는 단
계;를 포함한다.
(실시예)
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상술하기로 한다.
도 2a 내지 도 2d는 본 발명에 따른 프린지 필드 스위칭 모드 액정표시장치에서의 어레이 기판 테스트를 위한 배선 형성방
법을 설명하기 위한 공정별 평면도이다.
도 2a에 도시한 바와 같이, 유리기판(도시안됨) 상에 제 1 ITO 공정에 의해 카운터 전극(도시안됨)을 형성함과 동시에, 게
이트 패드 쇼트용 제 1 ITO 패턴(20)을 형성한다. 이어서, 카운터 전극 및 제 1 ITO 패턴(20)이 형성된 기판 상에 게이트
라인(도시안됨) 및 공통전극 라인(도시안됨)을 형성함과 동시에, 게이트 라인과 연결되되, 제 1 ITO 패턴(20)에 중첩되어
제 1 ITO 패턴(20)과 연결되는 각각의 홀수번째 및 짝수번째 게이트 패드(21), 홀수번째 게이트 패드(21a)와 연결되는 제
등록특허 10-0707034
- 3 -
1 금속패턴(22a), 짝수번째 게이트 패드(21b)와 연결되는 제 2 금속패턴(22b), 및 제 1 금속패턴(22a)을 서로 전기적으로
연결시키는 제 1 금속배선(23)을 형성한다. 제 1 금속배선(23)에 의해 홀수번째 게이트 패드(21a)가 서로 전기적으로 연
결된다. 여기서, 제 1 ITO 패턴(20)에 의해 홀수번째 및 짝수번째 게이트 패드(21a,21b)가 모두 쇼트된다. 따라서, 후속의
어레이 공정이 진행되는 동안 모든 게이트 라인간에 등전위가 형성되어, 각 라인간의 휘도 차이가 발생되는 것을 방지할
수 있다.
도 2b에 도시한 바와 같이, 그로부터 얻어지는 결과물 상에 게이트 절연막(도시안됨)을 형성한다. 이어서, 게이트 절연막
상에 제 2 금속패턴(22b)의 일부분과 대응되는 부분을 지나가되, 상기 제 1 금속배선(23)과 평행한 제 2 금속배선(25)을
형성한다. 제 2 금속배선(25)은 데이터 라인 (도시안됨)형성공정시 형성된다. 그런다음, 제 2 금속패턴(22b)과 대응되는
제 2 금속배선(25)부분을 선택적으로 식각하여 제 2 금속배선의 홀(24)을 형성한다.
도 2c에 도시한 바와 같이, 제 2 금속배선(25)을 포함한 게이트 절연막 상에 상에 제 2 금속배선(25)의 일부분을 노출시키
는 제 1 비아홀(26), 제 2 금속배선의 홀(24)과 대응되는 제 2 금속패턴(22b)부분을 노출시키는 제 2 비아홀(27), 및 제 1
ITO 패턴(20)을 노출시키는 제 3 비아홀(28)을 가진 보호막(도시안됨)을 형성한다.
도 2d에 도시한 바와 같이, 보호막 상에 제 1 비아홀(26) 및 제 2 비아홀(27)을 매립하도록 제 2 ITO 패턴(29)을 형성한
다. 제 2 ITO 패턴(29)은 제 2 ITO 공정, 즉 화소전극 형성공정시 형성되며, 제 2 ITO 패턴(29)에 의해 짝수번째 게이트
패드(21b)가 서로 전기적으로 연결된다. 이때, 제 2 ITO 패턴(29)을 형성함과 동시에 제 3 비아홀(28)에 의해 노출된 제 1
ITO 패턴(20)을 ITO 식각용 에천트(etchant)로 제거하여, 테스트 전 공정인 상기 제 2 ITO 공정에서 홀수번째 게이트 라
인과 짝수번째 게이트 라인을 전기적으로 구분할 수 있도록 한다.
본 발명을 특정의 바람직한 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니고 이하의 특허
청구의 범위에 의해 마련되는 본 발명의 정신이나 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변화될
수 있다는 것을 당 업계에서 통상의 지식을 가진 자는 용이하게 알 수 있다.
발명의 효과
본 발명의 상기한 바와 같은 구성에 따라, 제 1 ITO 공정시 각 게이트 패드를 연결할 수 있는 제 1 ITO 패턴을 형성한 다
음, 게이트 라인 형성공정시 각 게이트 패드를 쇼트시킬 수 있다. 따라서, 제 2 ITO 공정까지의 어레이 공정이 진행되는 동
안 모든 게이트 라인간에 등전위가 형성되도록 함으로써, 홀수번째 게이트 라인과 짝수번째 게이트 라인간에 휘도 차이가
발생되는 것을 방지하여, 패널 불량 발생을 막을 수 있다. 또한, 상기 제 1 ITO 패턴은, 테스트 전 공정인 제 2 ITO 공정시
제거되므로, 테스트가 진행되기 전에 홀수번째 게이트 라인과 짝수번째 게이트 라인을 전기적으로 구분할 수 있다. 결과적
으로 본 발명은 패널 불량 발생을 방지하여 생산성을 향상시킬 수 있다.
도면의 간단한 설명
도 1은 종래기술에 따른 프린지 필드 스위칭 모드 액정표시장치에서의 어레이 기판 테스트를 위한 배선 형성방법을 설명
하기 위한 평면도.
도 2a 내지 도 2d는 본 발명에 따른 프린지 필드 스위칭 모드 액정표시장치에서의 어레이 기판 테스트를 위한 배선 형성방
법을 설명하기 위한 공정별 평면도.
* 도면의 주요 부분에 대한 부호의 설명 *
20: 제 1 ITO 패턴 21: 게이트 패드
21a: 홀수번째 게이트 패드 21b: 짝수번째 게이트 패드
22a: 제 1 금속패턴 22b: 제 2 금속패턴
23: 제 1 금속배선 24: 제 2 금속배선의 홀
25: 제 2 금속배선 26: 제 1 비아홀
등록특허 10-0707034
- 4 -
27: 제 2 비아홀 28: 제 3 비아홀
29: 제 2 ITO 패턴
도면
도면1
도면2a
등록특허 10-0707034
- 5 -
도면2b
도면2c
등록특허 10-0707034
- 6 -
도면2d
등록특허 10-0707034
- 7 -