FFS 모드 액정표시장치(FFS mode LCD)

(19) 대한민국특허청(KR)
(12) 등록특허공보(B1)
(45) 공고일자 2010년08월11일
(11) 등록번호 10-0975470
(24) 등록일자 2010년08월05일
(51) Int. Cl.

G02F 1/1343 (2006.01)
(21) 출원번호 10-2008-0034090
(22) 출원일자 2008년04월14일
심사청구일자 2008년04월14일
(65) 공개번호 10-2009-0108798
(43) 공개일자 2009년10월19일
(56) 선행기술조사문헌
KR1020020063498 A*
KR1020070078389 A*
*는 심사관에 의하여 인용된 문헌
(73) 특허권자
하이디스 테크놀로지 주식회사
경기도 이천시 부발읍 아미리 산 136-1
(72) 발명자
오의석
경기 이천시 증포동 대우1차아파트 101-602
이정하
경기 여주군 가남면 현진아파트 102-1508
(74) 대리인
나승택, 조영현
전체 청구항 수 : 총 3 항 심사관 : 윤성주
(54) ＦＦＳ 모드 액정표시장치
(57) 요 약
본 발명은 FFS 모드 액정표시장치에 관한 것으로, 하부 기판 상부면에 형성되는 화소전극과 절연막을 사이에 두
고 이격 배치되는 공통전극을 데이터 라인에서 분주된 박막트랜지스터의 소오스 전극 상측은 덮고 상기 화소전극
과 전기적으로 접속하는 박막트랜지스터의 드레인 전극 상측은 덮지 않도록 형성시킴으로써, 양( ) 또는 음(-)의
불순 이온들이 상기 소오스 전극에 응집되는 것을 방지함으로써, 상기 양( ) 또는 음(-)의 불순 이온들을 전기적
으로 고르게 분포되도록 하여, 상기 양( ) 또는 음(-)의 불순 이온들이 상기 소오스 전극에 응집됨으로 인해 발
생되는 상기 박막트랜지스터의 누설 전류(off current) 발생 및 잔상 등의 문제를 최소화할 수 있는 FFS 모드 액
정표시장치에 관한 것이다.
본 발명인 FFS 모드 액정표시장치를 이루는 구성수단은, 하부 기판, 상부 기판 및 상기 기판들 사이에 삽입된 액
정층을 포함하고, 상기 하부 기판에는 상호 교차하는 방향으로 형성되는 게이트 라인들과 데이터 라인들에 의해
각 화소 영역이 규정되고, 상기 게이트 라인 및 데이터 라인들의 교차부에는 박막트랜지스터(TFT)가 배치되어 있
는 FFS 모드 액정표시장치에 있어서, 상기 화소 영역 내에는 상기 하부 기판 상부면에 형성되는 화소전극과, 상
기 화소전극의 상부에, 절연막을 사이에 두고 이격 배치되는 다수개의 슬릿을 구비한 공통전극을 구비하되, 상기
공통전극은 상기 박막트랜지스터 상측 부분 중, 상기 데이터 라인에서 분주된 상기 박막트랜지스터의 소오스 전
극을 덮도록 형성되는 것을 특징으로 한다.
대 표 도 - 도6
등록특허 10-0975470
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특허청구의 범위
청구항 1
하부 기판, 상부 기판 및 상기 기판들 사이에 삽입된 액정층을 포함하고 상기 하부 기판에는 상호 교차하는 방
향으로 형성되는 게이트 라인들과 데이터 라인들에 의해 각 화소 영역이 규정되고 상기 게이트 라인 및 데이터
라인들의 교차부에는 박막트랜지스터(TFT)가 배치되어 있는 FFS 모드 액정표시장치에 있어서,
상기 하부 기판상에 게이트 전극이 형성되고, 상기 게이트 전극을 포함한 상기 하부 기판상에 게이트 절연막인
절연층이 형성되고, 상기 게이트 전극 상측의 절연층 상에는 활성층이 형성되고, 상기 화소 영역의 절연층 상에
화소 전극이 형성되며, 상기 활성층 상에 소오스/드레인 전극이 형성되는 구조를 가지되,
상기 화소 영역 내에는 상기 하부 기판 상부면에 형성되는 화소전극과, 상기 화소전극의 상부에, 절연막을 사이
에 두고 이격 배치되는 다수개의 슬릿을 구비한 공통전극을 구비하되, 상기 공통전극은 상기 박막트랜지스터 상
측 부분 중, 상기 데이터 라인에서 분주된 상기 박막트랜지스터의 소오스 전극을 덮고, 상기 화소 전극에 전기
적으로 접속되는 상기 박막트랜지스터의 드레인 전극의 상측 부분 및 활성층 상측 부분을 개방하도록 형성되는
것을 특징으로 하는 FFS 모드 액정표시장치.
청구항 2
삭제
청구항 3
청구항 1에 있어서,
상기 화소전극과 전기적으로 접속하는 상기 박막트랜지스터의 드레인 전극은 상기 공통전극의 슬릿 방향과 나란
하게 형성되되, 상기 슬릿과 중첩되도록 형성되는 것을 특징으로 하는 FFS 모드 액정표시장치.
청구항 4
청구항 3에 있어서,
상기 화소전극과 전기적으로 접속하는 상기 박막트랜지스터의 드레인 전극에 중첩되도록 형성되는 슬릿은 상기
데이터 라인과 가장 가깝게 형성된 슬릿인 것을 특징으로 하는 FFS 모드 액정표시장치.
명 세 서
발명의 상세한 설명
기 술 분 야
본 발명은 FFS 모드 액정표시장치에 관한 것으로, 하부 기판 상부면에 형성되는 화소전극의 상부에, 절연막을[0001]
사이에 두고 이격 배치되는 공통전극을 데이터 라인에서 분주된 박막트랜지스터 소오스 전극의 상측 부분을 덮
도록 형성시킴으로써, 불순 이온들에 의하여 발생하는 박막트랜지스터의 누설 전류 및 잔상 등을 최소화할 수
있는 FFS 모드 액정표시장치에 관한 것이다.
배 경 기 술
프린지 필드 스위칭 모드 액정표시장치(Fringe Field Switching mode LCD : 이하, "FFS 모드 액정표시장치"라[0002]
함)는 인 플레인 스위칭 모드 액정표시장치(In Plane Switching mode LCD)의 낮은 개구율 및 투과율을 개선시키
기 위해 제안된 것이다.
FFS 모드 액정표시장치는 인 플레인 스위칭 모드 액정표시장치에 비해 공통전극과 화소전극 사이의 간격을 좁게[0003]
등록특허 10-0975470
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형성하여 공통전극과 화소전극 사이에 프린지 필드가 형성되도록 함으로써, 전극들 상부에 존재하는 액정분자들
까지도 모두 동작되도록 하여 개구율을 높이면서 보다 향상된 투과율을 얻는다.
상기와 같은 장점을 가지는 FFS 모드 액정표시장치는 이미 알려진 바와 같이, 하부 기판, 상부 기판 및 상기 기[0004]
판들 사이에 삽입된 액정층을 포함하여 이루어지고, 상기 하부 기판에는 상호 교차하는 방향으로 형성되는 게이
트 라인들과 데이터 라인들에 의해 각 화소 영역이 규정되고 상기 게이트 라인 및 데이터 라인들의 교차부에는
박막트랜지스터(TFT)가 배치되어 있다.
종래의 경우 상기 화소 영역에는 슬릿이 형성된 화소전극이 절연막의 개재하에 상기 공통전극의 상부에 적층되[0005]
어 있다. 이 경우 게이트 라인의 전기장이 액정층에 영향을 주어 특정 화면에서 그리니쉬(Greenish)를 발생시키
며, 데이터 신호의 반전에 따라 공통 신호를 인가받는 상기 공통전극의 전압이 흔들리게 되어 잔상의 원인이 되
는 등의 문제가 발생하기도 한다.
이러한 점을 개선하기 위해 슬릿이 형성된 공통전극을 절연막의 개재하에 화소전극의 상부에 적층하며 상기 게[0006]
이트 라인을 덮는 구조로 구성되기도 하고, 공통전극이 박막트랜지스터의 상측과 상기 공통전극의 슬릿을 제외
한 전영역을 덮도록 구성하기도 하지만 이러한 구조에 있어서도 상기 데이터 신호 및 공통 신호의 반전에 의해
상기 공통전극이 덮히지 않고 상측이 개방된 박막트랜지스터의 상부의 배향막 표면에 양( ) 또는 음(-)의 불순
이온들이 응집되어 많은 불량을 초래하고 있다.
도 1은 상기 박막트랜지스터의 상측이 개방된 종래의 하부 기판 어레이의 분리 사시도를 보여주고, 도 2는 하나[0007]
의 셀에 대한 종래의 하부 기판 어레이의 평면도를 보여주며, 도 3은 상기 도 2에 표시된 A-A'의 단면도를 보여
준다.
도 1 및 도 2에 도시된 바와 같이, 하부 기판(미도시) 상부에는 게이트 라인(10)들과 데이터 라인(20)들이 상호[0008]
교차하여 배치되어 각 화소 영역(30)들을 규정하고 있다. 그리고, 각 화소 영역(30)에는 화소 전극(40)이 배치
되고, 상기 화소전극(40) 상부에는 절연막(미도시)을 사이에 두고 공통전극(50)이 배치된다.
도 1 내지 도 3에 도시된 바와 같이, 상기 게이트 라인(10)들과 데이터 라인(20)들의 교차부에는 박막트랜지스[0009]
터(60)들이 배치되어 있고, 상기 박막트랜지스터(60)의 상측 영역에는 공통전극(50)이 덮지않고 개방되어 있다.
따라서, 상기 공통전극(50)은 복수개의 슬릿(51)을 구비하면서 상기 박막트랜지스터(60)의 상측 영역을 개방할[0010]
수 있도록 상기 박막트랜지스터(60)가 배치되는 부분과 대응되는 부분(53)이 개방되어 있다.
상기와 같이, 박막트랜지스터(60)의 상측이 개방된 구조에서 액정표시장치를 구동하면, 게이트 전압이 인가되지[0011]
않는 시점에서도 누설 전류가 발생하는 문제점이 발생하는데, 액정표시장치의 구동방식 중 특히 이러한 문제점
이 심하게 발생하는 프레임 인버전(Frame Inversion) 방식을 기준으로, 이에 대하여 도 4 및 도 5를 참조하여
설명한다. 이는 프레임 인버전 방식의 구동방식에 한정하는 것이 아니며 다른 인버전 방식의 구동방식들에 공히
해당될 수 있다.
액정표시장치를 프레임 인버전 방식으로 구동할 때, 도 4의 (b)에 도시된 바와 같이, 프레임 1(Frame 1)에서 데[0012]
이터 라인(20)에 양( )의 데이터신호가 인가되고, 공통전극(50)에 음(-)의 공통신호가 인가되는 것으로 가정하
자.
상기 프레임 1에서 게이트 전극(61)을 통하여 게이트 전압을 인가하게 되면, 도 4의 (a)에 도시된 바와 같이,[0013]
박막트랜지스터(60)가 도통이 되어 상기 화소전극(40) 및 소오스/드레인 전극(65, 64)은 양의 전기를 띠게
된다.
반면, 상기 공통전극(50)은 음의 전기를 띠게 된다. 이 때, 액정 속에 포함되어 있는 해리된 불순 이온들 중,[0014]
양의 이온은 상기 공통전극(50)의 상측 배향막(67) 상에 응집되고, 음의 이온은 상기 화소전극(40) 및 소오스/
드레인 전극(65, 64)의 상측 배향막(67) 상에 응집된다.
이 상태에서, 프레임 1이 끝나고 다음 프레임 2(Frame 2)가 시작되기 직전의 시점에 대하여 도 5를 참조하여 설[0015]
명하면 다음과 같다.
프레임 2가 시작되기 직전, 즉, 도 5의 (b)에 도시된 바와 같이, 데이터 라인(20)에는 음의 전압이 인가되고,[0016]
공통전극(50)에는 양의 전압이 인가되었으나 게이트 전극(61)을 통하여 게이트 전압이 아직 인가되지 않는 시점
에서, 상기 공통전극(50)은 양의 전기를 띠고, 상기 화소전극(40) 및 드레인 전극(64)은 여전히 프레임 1에서의
데이터신호를 유지하고 있으므로 양의 전기를 띠게 되지만, 상기 데이터 라인(20)으로부터 프레임 2의 데이터신
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호인 음의 전압을 인가받는 소오스 전극(65)은 음의 전기를 띠게 된다.
따라서, 액정 속에 포함되어 있는 해리된 불순 이온들 중, 음의 이온들은 도 5의 (a)에 도시된 바와 같이, 상기[0017]
공통전극(50), 화소전극(40) 및 드레인 전극(64)의 상측 배향막(67) 상에 존재하고, 양의 이온들은 도 5의 (a)
에 도시된 바와 같이 유일하게 음의 전기를 띠는 상기 소오스 전극(65)의 상측 배향막(67) 상에 과도하게 응집
된다.
이 상태에서, 상기 소오스 전극(65)의 상측 배향막(67) 상에 과도하게 응집되는 양의 이온들은 상기 게이트 전[0018]
극(61)에 프레임 2를 위한 게이트 전압이 인가되지 않았는데도 불구하고 박막트랜지스터를 턴온(turn-on)시킴으
로써 비정상적인 누설 전류를 발생시킨다.
또한, 불순 이온들이 적층되어 계조 불량을 초래함으로서 플리커(Flicker) 현상이 발생하고, 게이트 전극의 온[0019]
(On) 순서에 따라 누설 전류의 양적인 차이가 나타날 수 있기 때문에 농담색으로 보이는 계조불량 현상인 그라
데이션(Gradation)이 발생한다.
또한, 만일 오랫동안 고정적인 신호를 인가하게 되면 프레임 신호를 바꿔도 전기장의 흐름 방향만 바뀔 뿐 전기[0020]
장의 분포 변화는 거의 없기 때문에 가벼운 음의 이온에 비해 무거운 양의 이온의 흐름이 느려 전기장이 밀집되
는 부분으로 양의 이온이 축적되기 시작한다.
이 때문에 박막트랜지스터 상측에 양의 이온이 쌓이면 전기장이 밀집되는 배향막으로까지 양의 이온이 깊숙이[0021]
침투하므로 박막트랜지스터의 상부에 잔류 DC를 형성하게 되고, 지속적으로 누설 전류를 발생시키며, 화면을 바
꾸었을 때 장시간동안 이전의 영상이 그대로 남게 되는 잔상불량이 발생한다.
한편, 상기와 같이 박막트랜지스터 상측을 개방할 때 발생하는 문제점 때문에, 상기 박막트랜지스터의 상측을[0022]
상기 공통전극으로 완전히 덮어 해리된 불순물 이온들이 침투하는 것을 막을 수도 있지만, 이 경우에도 상기 공
통 전극에 입력되는 신호로 인해 상기 박막트랜지스터가 턴온되어 누설 전류가 흐르게 되는 문제점을 안고
있다.
발명의 내용
해결 하고자하는 과제
본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 창안된 것으로, 하부 기판 상부면에 형성되는 화[0023]
소전극과 절연막을 사이에 두고 이격 배치되는 공통전극이 데이터 라인에 연결되는 박막트랜지스터의 소오스 전
극 상측을 덮도록 형성함으로써, 상기 소오스 전극의 상측 배향막 상에 응집되는 불순 이온들에 의하여 발생되
는 누설 전류 발생을 예방하고, 잔상 불량, 플리커 불량 및 그라데이션 불량을 방지할 수 있는 FFS 모드 액정표
시장치를 제공하는 것을 그 목적으로 한다.
또한, 상기 공통전극이 상기 소오스 전극과 드레인 전극의 사이 영역인 채널 형성 영역은 덮지 않도록 형성시킴[0024]
으로써, 상기 공통 전극에 입력되는 신호에 따라 상기 박막트랜지스터를 턴온(turn-on)시킴으로써 발생하는 누
설 전류를 최소화할 수 있는 FFS 모드 액정표시장치를 제공하는 것을 그 목적으로 한다.
또한, 상기 공통전극이 상기 소오스 전극은 덮고 상기 채널 형성 영역은 덮지 않도록 하면서 개구율을 늘이기[0025]
위하여, 상기 드레인 전극을 상기 공통전극의 슬릿들의 방향과 나란하게 형성하되, 상기 슬릿들 중 상기 데이터
라인과 인접해 있는 슬릿과 중첩되도록 형성함으로써, 고개구율을 달성하고 화면 품위를 향상시킬 수 있는 FFS
모드 액정표시장치를 제공하는 것을 그 목적으로 한다.
과제 해결수단
상기와 같은 과제를 해결하기 위하여 제안된 본 발명인 FFS 모드 액정표시장치를 이루는 구성수단은, 하부[0026]
기판, 상부 기판 및 상기 기판들 사이에 삽입된 액정층을 포함하고, 상기 하부 기판에는 상호 교차하는 방향으
로 형성되는 게이트 라인들과 데이터 라인들에 의해 각 화소 영역이 규정되고, 상기 게이트 라인 및 데이터 라
인들의 교차부에는 박막트랜지스터(TFT)가 배치되어 있는 FFS 모드 액정표시장치에 있어서, 상기 화소 영역 내
에는 상기 하부 기판 상부면에 형성되는 화소전극과, 상기 화소전극의 상부에, 절연막을 사이에 두고 이격 배치
등록특허 10-0975470
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되는 다수개의 슬릿을 구비한 공통전극을 구비하되, 상기 공통전극은 상기 박막트랜지스터 상측 부분 중, 상기
데이터 라인에서 분주된 상기 박막트랜지스터의 소오스 전극을 덮도록 형성되는 것을 특징으로 한다.
또한, 상기 공통전극은 상기 박막트랜지스터 상측 부분 중, 상기 화소 전극에 전기적으로 접속되는 상기 박막트[0027]
랜지스터의 드레인 전극의 상측 부분을 개방하도록 형성되는 것을 특징으로 한다.
또한, 상기 화소전극과 전기적으로 접속하는 상기 박막트랜지스터의 드레인 전극은 상기 공통전극의 슬릿 방향[0028]
과 나란하게 형성되되, 상기 슬릿과 중첩되도록 형성되는 것을 특징으로 한다.
또한, 상기 공통전극의 슬릿은 데이터 라인에 근접할수록 폭이 넓어지는 것이 바람직하다.[0029]
또한, 상기 화소전극과 전기적으로 접속하는 상기 박막트랜지스터의 드레인 전극에 중첩되도록 형성되는 슬릿은[0030]
상기 데이터 라인과 가장 가깝게 형성된 슬릿인 것을 특징으로 한다.
효 과
상기와 같은 과제 및 해결 수단을 가지는 FFS 모드 액정표시장치에 의하면, 하부 기판 상부면에 형성되는 화소[0031]
전극과 절연막을 사이에 두고 이격 배치되는 공통전극이 데이터 라인에 연결되는 박막트랜지스터의 소오스 전극
상측을 덮도록 형성함으로써, 상기 소오스 전극의 상측 배향막 상에 응집되는 불순 이온들에 의하여 발생되는
누설 전류 발생을 예방하고, 잔상 불량, 플리커 불량 및 그라데이션 불량을 방지할 수 있는 효과가 있다.
또한, 상기 공통전극이 상기 소오스 전극과 드레인 전극의 사이 영역인 채널 형성 영역은 덮지 않도록 형성시킴[0032]
으로써, 상기 공통 전극에 입력되는 신호에 따라 상기 박막트랜지스터를 턴온(turn-on)시킴으로써 발생하는 누
설 전류를 최소화할 수 있는 장점이 있다.
또한, 상기 공통전극이 상기 소오스 전극은 덮고 상기 채널 형성 영역은 덮지 않도록 하면서 개구율을 늘이기[0033]
위하여, 상기 드레인 전극을 상기 공통전극의 슬릿들의 방향과 나란하게 형성하되, 상기 슬릿들 중 상기 데이터
라인과 인접해 있는 슬릿과 중첩되도록 형성함으로써, 고개구율을 달성하고 화면 품위를 향상시킬 수 있는 장점
이 있다.
발명의 실시를 위한 구체적인 내용
이하, 첨부된 도면을 참조하여 상기와 같은 과제, 해결 수단 및 효과를 가지는 본 발명인 FFS 모드 액정표시장[0034]
치에 관한 바람직한 실시예를 상세하게 설명한다.
본 발명인 FFS 모드 액정표시장치는 하부 기판, 상부 기판 및 상기 기판들 사이에 삽입된 액정층을 포함하고 상[0035]
기 하부 기판에는 상호 교차하는 방향으로 형성되는 게이트 라인들과 데이터 라인들에 의해 각 화소 영역이 규
정되고 상기 게이트 라인 및 데이터 라인들의 교차부에는 박막트랜지스터(TFT)가 배치되는 구조를 가진다. 즉,
본 발명인 FFS 모드 액정표시장치는 박막트랜지스터, 각 종 전극 등이 형성된 하부 기판과, 칼라필터, 차광막
등이 형성된 상부 기판이 액정층을 사이에 두고 합착된 구조이다.
따라서, 본 발명인 FFS 모드 액정표시장치의 하부 기판 어레이는 기본적으로 도 1에 도시된 액정표시장치의 하[0036]
부 기판 어레이의 구조와 유사하다. 즉, 본 발명에 따른 FFS 모드 액정표시장치는 하부 기판(1) 상에 게이트 라
인(10)과 데이터 라인(20)이 교차하도록 배열된다. 상기 게이트 라인(10)과 데이터 라인(20)의 교차부에는 스위
칭 소자인 박막트랜지스터(TFT)(60)가 배치되어 있다.
또한, 상기 데이터 라인(20)과 게이트 라인(10)에 의해 규정된 단위 화소 영역 내에는 화소전극(40)과, 상기 데[0037]
이터 라인(20)과 소정 각도를 이루는 다수개의 슬릿(51)을 구비한 공통전극(50)이 절연막(66)을 사이에 두고 상
기 화소전극(40)과 이격되어 배치된다.
상기 화소 영역 내에 존재하는 화소전극(40)과 공통전극(50)은 상기 하부 기판(10) 상에 상호 이격되어 형성되[0038]
는데, 본 발명에서는 상기 화소전극(40)이 상기 하부 기판(1) 상부면에 형성되고, 상기 공통전극(50)은 상기 화
소전극(40)과 절연막(66)을 사이에 두고 이격 배치된다.
여기서 상기 공통전극(50)은 상기 화소전극(40)과 사이에서 프린지 필드가 발생하도록 하고, 액정 분자 대부분[0039]
을 동작시킬 수 있는 필드를 발생시키기 위하여 다수개의 슬릿(51)을 구비하고 있다. 따라서, 상기 공통전극
등록특허 10-0975470
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(50)은 금속의 플레이트에 개구영역(슬릿)이 다수개 형성된 형태이다.
도 6 및 도 7을 참조하여 본 발명에 따른 FFS 모드 액정표시장치의 하부 기판(1) 어레이에 대한 적층 구조를 좀[0040]
더 상세하게 설명한다.
본 발명에서의 중요한 구성상 특징은 도 6에 도시된 바와 같이, 상기 공통 전극(50)이 박막트랜지스터 상측 부[0041]
분 중, 화소전극(40)과 전기적으로 접속하는 상기 박막트랜지스터의 드레인 전극 상측을 덮지 않도록 형성된다
는 점이다.
즉, 박막트랜지스터 상측 부분 중, 데이터 라인(20)에서 분주된 소오스 전극의 상측 부분은 상기 공통전극(50)[0042]
에 의하여 덮혀지는 반면, 상기 화소전극(40)과 전기적으로 접속하는 상기 박막트랜지스터의 드레인 전극 상측
부분 및 활성층 상측 부분은 상기 공통 전극(50)에 의하여 덮혀지지 않는다.
상기 도 6에 표시된 B-B'로 자른 단면도를 보여주는 도 7을 참조하여 본 발명에 따른 FFS 모드 액정표시장치의[0043]
하부 기판(1) 어레이에 대한 적층 구조를 구체적으로 살펴보면 다음과 같다.
하부 기판(1) 상에 게이트 전극(61)이 형성되고, 상기 게이트 전극(61)을 포함한 상기 하부 기판(1) 상에 게이[0044]
트 절연막인 절연층(62)이 형성된다. 그리고 상기 게이트 전극(61) 상측의 절연층(62) 상에는 활성층(63)이 형
성되고, 상기 화소 영역의 절연층(62) 상에 화소 전극(40)이 형성된다. 상기 활성층(63) 상에는 소오스/드레인
전극(65, 64)이 형성된다.
한편, 상기 공통전극(50)은 절연막(66)을 사이에 두고 상기 화소전극(40)과 이격되어 형성되는데, 상기 박막트[0045]
랜지스터(60) 상측까지 연장되어 형성된다. 다만, 상기 박막트랜지스터(60) 상측까지 형성된 공통전극(50)은 상
기 박막트랜지스터(60) 상측 부분 중, 상기 화소전극(40)과 전기적으로 접속하는 상기 박막트랜지스터(60)의 드
레인 전극(64) 상측 및 활성층(63) 상측을 제외한 부분을 덮도록 형성된다.
상기와 같이, 상기 공통전극(50)이 상기 화소 전극(40)과 전기적으로 접속되는 상기 박막트랜지스터(60)의 드레[0046]
인 전극(64) 상측은 덮지 않기 때문에, 상기 공통전극(50)이 상기 박막트랜지스터의 게이트를 열어 오프 전류
(off current)가 발생하는 것을 막을 수 있다.
또한, 상기 공통전극(50)이 상기 데이터 라인(20)에서 분주된 상기 박막트랜지스터의 소오스 전극(65)을 덮고[0047]
있기 때문에, 종래와 같이, 게이트 전압이 인가되지 않았는데도 불순물 이온들에 의하여 누설 전류가 발생하는
것을 막을 수 있다.
따라서, 상기 공통전극(50)을 상기 박막트랜지스터(60) 상측 부분 중, 상기 화소전극(40)과 전기적으로 접속하[0048]
는 상기 박막트랜지스터의 드레인 전극(64) 상측이 덮히지 않도록 형성하고, 데이터 라인(20)에서 분주된 소오
스 전극(65) 상측이 덮히도록 형성하는 것은 본 발명에서 가장 중요한 특징적 사항이다.
상술한 본 발명의 액정표시장치의 구동에 관하여 첨부된 도 8 및 도 9를 참조하여 설명하면 다음과 같다.[0049]
액정표시장치를 프레임 인버전 방식으로 구동할 때, 도 8의 (b)에 도시된 바와 같이, 프레임 1(Frame 1)에서 데[0050]
이터 라인(20)에 양( )의 데이터신호가 인가되고, 공통전극(50)에 음(-)의 공통신호가 인가되는 것으로 가정하
자.
상기 프레임 1에서 게이트 전극(61)을 통하여 게이트 전압을 인가하게 되면, 도 4의 (a)에 도시된 바와 같이,[0051]
박막트랜지스터(60)가 도통이 되어 상기 화소전극(40) 및 소오스/드레인 전극(65, 64)은 양의 전기를 띠게
된다.
반면, 상기 공통전극(50)은 음의 전기를 띠게 된다. 이 때, 액정 속에 포함되어 있는 해리된 불순 이온들 중,[0052]
양의 이온은 상기 공통전극(50)의 상측 배향막(67) 상에 응집되고, 음의 이온은 상기 화소전극(40) 및 소오스/
드레인 전극(65, 64)의 상측 배향막(67) 상에 응집된다.
이 상태에서, 프레임 1이 끝나고 다음 프레임 2(Frame 2)가 시작되기 직전의 시점에 대하여 도 9를 참조하여 설[0053]
명하면 다음과 같다.
프레임 2가 시작되기 직전, 즉, 도 9의 (b)에 도시된 바와 같이, 데이터 라인(20)에는 음의 전압이 인가되고,[0054]
공통전극(50)에는 양의 전압이 인가되었으나 게이트 전극(61)을 통하여 게이트 전압이 아직 인가되지 않는 시점
에서, 상기 공통전극(50)은 양의 전기를 띠고, 상기 화소전극(40) 및 드레인 전극(64)은 여전히 프레임 1에서의
데이터신호를 유지하고 있으므로 양의 전기를 띠게 되지만, 상기 데이터 라인(20)으로부터 프레임 2의 데이터신
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호인 음의 전압을 인가받는 소오스 전극(65)은 음의 전기를 띠게 된다.
그런데, 본 발명에서의 공통전극(50)은 상기 소오스 전극(65)의 상측을 덮도록 형성되기 때문에, 액정 속에 포[0055]
함되어 있는 해리된 불순 이온들의 배향막 상의 분포는 종래의 분포(도 5의 (a))와 다르다.
즉, 상기 소오스 전극(65)의 상측을 덮도록 형성되는 공통전극(50), 화소전극(40) 및 드레인 전극(64)이 모두[0056]
양( )의 전기를 띠기 때문에, 액정 속에 포함되어 있는 해리된 불순 이온들 중, 음(-)의 이온들은 도 9의 (a)에
도시된 바와 같이, 상기 공통전극(50), 화소전극(40) 및 드레인 전극(64)의 상측 배향막(67) 상에 균일하게 존
재한다. 그리고 양의 이온들은 상기 음의 이온들 상측에 균일하게 분포되어 있을 것이다.
결국, 본 발명에 따른 액정표시장치의 동작 과정에서는 종래와 같이, 상기 소오스 전극(65)의 상측 배향막(67)[0057]
상에 과도하게 양의 이온들이 응집되는 상황은 발생하지 않기 때문에, 상기 게이트 전극(61)에 프레임 2를 위한
게이트 전압이 인가되지 않았는데도 불구하고 박막트랜지스터가 턴온(turn-on)되어 비정상적인 누설 전류가 발
생되는 문제점은 발생하지 않는다.
한편, 상술한 바와 같이, 상기 화소 전극(40)과 전기적으로 접속하는 박막트랜지스터(60) 드레인 전극(64) 상측[0058]
은 상기 공통전극(50)에 의하여 덮히지 않도록 형성되는데, 이를 위해서 상기 공통전극(50)은 상기 화소전극
(40)과 전기적으로 접속하는 상기 박막트랜지스터(60) 드레인 전극(64) 부분과 수직선 상으로 대응된 부분이 개
방되어야 한다.
상기 화소 전극(40)과 전기적으로 접속하는 상기 박막트랜지스터(60) 드레인 전극(64) 부분과 수직선 상으로 대[0059]
응되는 상기 공통전극(50) 부분을 개방하기 위해서, 도 6에 도시된 바와 같이, 상기 공통전극(50)에 형성되는
슬릿(51)과 별개의 개구부(53)를 상기 공통전극(50)에 형성할 수도 있지만, 본 발명에서는 도 10에 도시된 바와
같이, 상기 슬릿(51)과 상기 화소전극(40)과 전기적으로 접속하는 상기 박막트랜지스터(60)의 드레인 전극(64)
을 수직선 상으로 중첩시킴으로서, 상기 화소 전극(40)과 전기적으로 접속하는 상기 박막트랜지스터의 드레인
전극(64) 상측 부분이 상기 공통전극(50)에 의하여 덮히지 않도록 형성한다.
즉, 도 10에 도시된 바와 같이, 상기 화소 전극(40)과 전기적으로 접속하는 상기 박막트랜지스터(60)의 드레인[0060]
전극(64)을 상기 공통전극(50)의 슬릿(51) 형성 방향(데이터 라인 형성 방향)과 나란하게 형성하되, 상기 슬릿
(51)과 중첩되도록 형성함으로써, 상기 화소 전극(40)과 전기적으로 접속하는 상기 박막트랜지스터(60)의 드레
인 전극(64) 상측 부분이 상기 공통전극(50)에 의하여 덮히지 않도록 한다. 상기 공통 전극(50)의 슬릿은 상기
데이터 라인(20)에 근접할수록 폭이 넓어지는 것이 바람직하다.
이와 같이, 상기 화소 전극(40)과 전기적으로 접속하는 상기 박막트랜지스터(60)의 드레인 전극(64)을 상기 슬[0061]
릿(51)과 수직선 상으로 중첩되도록 형성함으로써, 상기 슬릿(51)을 상기 게이트 라인(10) 쪽으로 더 가깝게 형
성시킬 수 있다. 결과적으로, 차광 영역(70)을 감소시킬 수 있어 개구율을 증가시킬 수 있다.
또한, 본 발명에서는 차광 영역(70)을 최소화하고 개구율을 최대화하기 위하여 상기 화소 전극(40)과 전기적으[0062]
로 접속하는 상기 박막트랜지스터(60)의 드레인 전극(64)을 상기 공통전극(50)에 구비된 슬릿(51) 중, 상기 데
이터 라인(20)과 가장 가깝게 형성된 슬릿(51)과 중첩되도록 형성한다. 즉, 상기 화소 전극(40)과 전기적으로
접속하는 상기 박막트랜지스터(60)의 드레인 전극(64)과 중첩되도록 형성되는 상기 공통전극(50)의 슬릿(51)은
상기 데이터 라인(20)과 가장 가깝게 형성된 슬릿이다.
도면의 간단한 설명
도 1은 상기 박막트랜지스터의 상측이 개방된 종래의 하부 기판 어레이의 분리 사시도이다.[0063]
도 2는 하나의 셀에 대한 종래의 하부 기판 어레이의 평면도이다.[0064]
도 3은 상기 도 2에 표시된 A-A'의 단면도이다.[0065]
도 4 및 도 5는 종래의 액정표시장치의 문제점을 설명하기 위한 하부 기판 어레의의 단면도 및 구동 타이밍도이[0066]
다.
도 6은 본 발명의 실시예에 따른 FFS 모드 액정표시장치의 하나의 셀에 대한 하부 기판 어레이의 평면도이다.[0067]
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도 7은 상기 도 6에 표시된 B-B'의 단면도이다.[0068]
도 8 및 도 9는 본 발명에 따른 액정표시장치의 동작을 설명하기 위한 하부 기판 어레이의 단면도 및 구동 타이[0069]
밍도이다.
도 10은 본 발명의 다른 실시예에 따른 FFS 모드 액정표시장치의 하나의 셀에 대한 하부 기판 어레이의 평면도[0070]
이다.
도면
도면1
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도면2
도면3
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도면4
도면5
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도면6
도면7
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도면8
도면9
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도면10
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