반도체장치의 제조방법(A METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE)

(19)대한민국특허청(KR)
(12) 등록특허공보(B1)

(51) 。Int. Cl.
H01L 27/115 (2006.01)
(45) 공고일자
(11) 등록번호
(24) 등록일자
2007년07월25일
10-0742729
2007년07월19일
(21) 출원번호 10-2006-0044770 (65) 공개번호 10-2006-0131621
(22) 출원일자 2006년05월18일 (43) 공개일자 2006년12월20일
심사청구일자 2006년05월18일
(30) 우선권주장 JP-P-2005-00176581 2005년06월16일 일본(JP)
(73) 특허권자 가부시끼가이샤 도시바
일본국 도꾜도 미나또꾸 시바우라 1쪼메 1방 1고
(72) 발명자 이토 에이지
일본국 도쿄도 미나또꾸 시바우라 1쪼메 1방 1고 가부시끼가이샤도시바
지적재산부내
기노시타 히데유키
일본국 도쿄도 미나또꾸 시바우라 1쪼메 1방 1고 가부시끼가이샤도시바
지적재산부내
가미가키 데츠야
일본국 도쿄도 미나또꾸 시바우라 1쪼메 1방 1고 가부시끼가이샤도시바
지적재산부내
하시모토 고지
일본국 도쿄도 미나또꾸 시바우라 1쪼메 1방 1고 가부시끼가이샤도시바
지적재산부내
(74) 대리인 김윤배
이범일
(56) 선행기술조사문헌
1020020058440
1020020031205
1020010059451
1020000071346
심사관 : 김기현
전체 청구항 수 : 총 19 항
(54) 반도체장치의 제조방법
(57) 요약
등록특허 10-0742729
- 1 -
본 발명은, 기초영역 상에, 제1피치로 배치된 복수의 더미라인 패턴을 형성하는 공정과, 상기 더미라인 패턴의 양쪽 긴 측
면에 형성된 소정의 마스크 부분을 갖고, 상기 더미라인 패턴을 에워싸는 폐루프 형상의 제1마스크 패턴을 형성하는 공정
과, 상기 더미라인 패턴을 제거하는 공정과, 상기 제1마스크 패턴의 단부 및 인접하는 제1마스크 패턴의 단부 사이의 부분
을 덮는 제1패턴부를 가진 제2마스크 패턴을 형성하는 공정과, 상기 제1마스크 패턴 및 제2마스크 패턴을 마스크로 이용
해서 상기 기초영역을 에칭하여 인접하는 상기 소정 마스크 부분 사이에 홈을 형성하는 공정과, 상기 홈을 소정 재료로 메
우는 공정을 구비한 반도체장치의 제조방법이다.
대표도
도 1
특허청구의 범위
청구항 1.
기초영역 상에, 제1피치로 배치된 복수의 더미라인 패턴을 형성하는 공정과,
상기 더미라인 패턴의 양쪽 긴 측면에 형성된 소정 마스크 부분을 갖고, 상기 더미라인 패턴을 에워싸는 폐루프 형상의 제
1마스크 패턴을 형성하는 공정과,
상기 더미라인 패턴을 제거하는 공정과,
상기 제1마스크 패턴의 단부 및 인접하는 제1마스크 패턴의 단부 사이의 부분을 덮는 제1패턴부를 가진 제2마스크 패턴을
형성하는 공정과,
상기 제1마스크 패턴 및 제2마스크 패턴을 마스크로 이용해서 상기 기초영역을 에칭하여 인접하는 상기 소정 마스크 부분
사이에 홈을 형성하는 공정과,
상기 홈을 소정 재료로 메우는 공정을 구비하여 이루어진 것을 특징으로 하는 반도체장치의 제조방법.
청구항 2.
제1항에 있어서, 상기 홈이, 상기 제1피치의 1/2인 제2피치로 배치되도록 한 것을 특징으로 하는 반도체장치의 제조방법.
청구항 3.
제1항에 있어서, 상기 소정 재료가 도전물인 것을 특징으로 하는 반도체장치의 제조방법.
청구항 4.
제1항에 있어서, 상기 홈을 상기 소정 재료로 메움으로써 배선이 형성되도록 하는 것을 특징으로 하는 반도체장치의 제조
방법.
청구항 5.
제4항에 있어서, 상기 배선이, 불휘발성 반도체 메모리의 비트선인 것을 특징으로 하는 반도체장치의 제조방법.
등록특허 10-0742729
- 2 -
청구항 6.
제1항에 있어서, 상기 기초영역이 층간절연막을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
청구항 7.
제1항에 있어서, 상기 제2마스크 패턴이 레지스터 패턴인 것을 특징으로 하는 반도체장치의 제조방법.
청구항 8.
제1항에 있어서, 상기 제1마스크 패턴을 형성하는 공정이,
상기 더미라인 패턴을 덮는 피복막을 형성하는 공정과,
상기 피복막을 이방성 에칭을 해서 상기 제1마스크 패턴을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체장치의
제조방법.
청구항 9.
제1항에 있어서, 상기 더미라인 패턴을 형성하는 공정이,
상기 기초영역 상에 상기 더미라인 패턴 보다 폭이 넓은 예비 패턴을 형성하는 공정과,
상기 예비 패턴의 폭을 감소시키는 공정을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
청구항 10.
제1항에 있어서, 상기 더미라인 패턴을 형성하는 공정이,
상기 기초영역 상에 하드마스크막을 형성하는 공정과,
상기 하드마스크막 상에 예비 패턴을 형성하는 공정과,
상기 예비 패턴을 슬리밍하는 공정과,
상기 슬리밍을 한 예비 패턴을 마스크로 이용해서 상기 하드마스크막을 패터닝하여 상기 더미라인 패턴을 형성하는 공정
을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
청구항 11.
제1항에 있어서, 상기 소정 마스크 부분의 폭이, 리소그래피의 해상 한계로 규정되어 있는 폭 보다 좁도록 하는 것을 특징
으로 하는 반도체장치의 제조방법.
청구항 12.
등록특허 10-0742729
- 3 -
제1항에 있어서, 상기 더미라인 패턴의 폭이, 리소그래피의 해상 한계로 규정되는 폭 보다 좁도록 하는 것을 특징으로 하
는 반도체장치의 제조방법.
청구항 13.
제9항에 있어서, 상기 예비 패턴의 폭이, 리소그래피의 해상 한계로 규정되는 폭 이상이 되도록 하는 것을 특징으로 하는
반도체장치의 제조방법.
청구항 14.
제1항에 있어서, 상기 제2마스크 패턴이, 주변 패턴을 형성하기 위한 제2 패턴부를 더 갖추도록 하는 것을 특징으로 하는
반도체장치의 제조방법.
청구항 15.
제14항에 있어서, 상기 제1마스크 패턴 및 제2마스크 패턴을 마스크로 이용해서 상기 기초영역을 에칭함으로써, 상기 주
변 패턴에 대응한 다른 홈이 형성되도록 하는 것을 특징으로 하는 반도체장치의 제조방법.
청구항 16.
제15항에 있어서, 상기 홈을 소정 재료로 매우는 공정에서, 상기 다른 홈이 상기 소정 재료로 메워지도록 하는 것을 특징으
로 하는 반도체장치의 제조방법.
청구항 17.
제16항에 있어서, 상기 다른 홈을 상기 소정 재료로 메움으로써 배선이 형성되도록 하는 것을 특징으로 하는 반도체장치의
제조방법.
청구항 18.
제14항에 있어서, 상기 주변 패턴의 폭이, 상기 제1마스크 패턴의 상기 소정 마스크 부분의 폭 보다 넓도록 하는 것을 특징
으로 하는 반도체장치의 제조방법.
청구항 19.
제14항에 있어서, 상기 주변 패턴의 폭이, 리소그래피의 해상 한계로 규정되는 폭 이상이 되도록 하는 것을 특징으로 하는
반도체장치의 제조방법.
명세서
발명의 상세한 설명
발명의 목적
등록특허 10-0742729
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발명이 속하는 기술 및 그 분야의 종래기술
본 발명은, 반도체장치의 제조방법에 관한 것이다.
반도체장치의 미세화는 리소그래피 기술에 크게 의존한다. 그 때문에, 리소그래피의 해상(解像) 한계(resolution limit)를
밑도는 폭을 가진 라인 엔드 스페이스(line and space) 패턴을 형성하는 것은 일반적으로는 곤란하게 된다.
이와 같은 문제에 대해, 더미 패턴의 측벽에 측벽 패턴을 형성하고, 이 측벽 패턴을 마스크로 해서 에칭을 실행하는 방법이
제안되어 있다(예컨대, 미국 특허 제6,063,688호 참조). 이 방법에 의하면, 더미 패턴의 피치의 반의 피치로 라인 엔드 스
페이스 패턴을 형성하기가 일단은 가능하다.
통상적인 방법으로 측벽 패턴을 형성하는 경우, 더미 패턴의 측면 전체에 따라 폐(閉)루프 형상의 측벽 패턴이 형성된다.
그러나, 앞에서 설명한 제안에서는 그와 같은 폐루프 형상의 측벽 패턴에 대해서는 아무런 고려가 되어 있지 않다. 그 때문
에, 측벽 패턴의 단부(端部) 및 단부 근방의 영역에 대한 대책도 필연적으로 강구되고 있지 않아, 적확하면서 효과적인 대
책이 강구된 미세패턴을 형성할 수가 없다.
이와 같이, 종래에는 적확하면서 효과적으로 패턴을 형성하기가 곤란해서 우수한 반도체장치를 얻기가 곤란하였다.
발명이 이루고자 하는 기술적 과제
본 발명은 상기한 점을 감안하여 발명된 것으로, 리소그래피의 해상 한계로 결정되는 피치 보다 작은 피치로 라인 엔드 스
페이스 패턴을 형성할 수가 있고, 배선이 상호 전기적으로 접속되어 버린다고 하는 문제를 확실하게 방지할 수가 있는 반
도체장치의 제조방법을 제공함에 그 목적이 있다.
발명의 구성
본 발명의 한가지 관점에 따른 반도체장치의 제조방법은, 기초영역 상에, 제1피치로 배치된 복수의 더미라인 패턴을 형성
하는 공정과, 상기 더미라인 패턴의 양쪽 긴 측면에 형성된 소정의 마스크 부분을 갖고, 상기 더미라인 패턴을 에워싸는 폐
루프 형상의 제1마스크 패턴을 형성하는 공정과, 상기 더미라인 패턴을 제거하는 공정과, 상기 제1마스크 패턴의 단부 및
인접하는 제1마스크 패턴의 단부 사이의 부분을 덮는 제1패턴부를 가진 제2마스크 패턴을 형성하는 공정과, 상기 제1마스
크 패턴 및 제2마스크 패턴을 마스크로 이용해서 상기 기초영역을 에칭하여 인접하는 상기 소정 마스크 부분 사이에 홈을
형성하는 공정과, 상기 홈을 소정 재료로 메우는 공정을 구비하도록 되어 있다.
(실시예)
이하, 본 발명의 실시예를 도면을 참조해서 설명한다.
이하에서는, 본 실시예에 따른 반도체장치의 제조방법을, NAND형 플래쉬 메모리(불휘발성 반도체 메모리)에 적용한 예를
설명한다.
도 1은, NAND형 플래쉬 메모리의 등가회로를 나타낸 도면이다. 도 1에 도시된 것과 같이, 각 NAND셀 유닛은 선택 트랜
지스터(ST) 사이에 직렬로 접속된 복수의 메모리셀(MC)을 설치한 구조로 되어 있다. 선택 트랜지스터(ST)에는 선택 게이
트선(SG)이 접속되어 있고, 메모리셀(MC)에는 제어게이트선(워드선; CG)이 접속되어 있다. 또, 한쪽의 선택 트랜지스터
(ST)에는 비트선(BL1,BL2, ‥‥)이 접속되어 있고, 다른 쪽의 선택 트랜지스터(ST)에는 소스선(SL)이 접속되어 있다.
도 2는, NAND형 플래쉬 메모리의 메모리셀(MC)이 형성된 영역을 나타낸 도면으로, 워드선의 연신방향(이하, 워드선 방
향이라 함)의 단면도이다.
도 2에 도시된 것과 같이, 반도체기판(예컨대, 실리콘 기판; 101)은 복수의 소자영역(101a)을 갖고 있고, 인접하는 소자영
역(101a)은 소자분리영역(104)에 의해 구획되어져 있다. 소자영역(101a) 및 소자분리영역(104)은, 비트선의 연신방향(이
하, 비트선방향이라 함)으로 연신(延伸)되어 있다. 소자영역(101a) 상에는 터널 절연막(102)이 형성되고, 터널 절연막
(102) 상에는 부유게이트전극(103)이 형성되어 있다. 부유게이트전극(103) 상 및 소자분리영역(104) 상에는 전극간 절연
등록특허 10-0742729
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막(105)이 형성되고, 전극간 절연막(105) 상에는 워드선방향으로 연신된 제어게이트선(CG; 106)이 형성되어 있다. 또한,
반도체기판(101) 상에는, 도시되지 않았으나, 선택 트랜지스터, 선택 게이트선, 주변회로용 트랜지스터 등도 형성되어 있
다.
이하, 본 실시예에 따른 반도체장치의 제조방법을, 도 3a 및 도3b ~ 도 11a 및 도 11b를 참조해서 설명한다. 한편, 도 3a
~ 도 11a는 워드선방향의 단면도이고, 도 3b ~ 도 11b는 평면도이다.
먼저, 도 3a 및 도 3b에 도시된 것과 같이, 도 2에 도시된 것과 같은 메모리셀(MC) 등을 가진 하부구조(도시되지 않음) 상
에, 층간절연막(기초영역; 11)으로서 TEOS 산화막을 형성한다. 하부구조에는 메모리셀이나 트랜지스터 등 외에 예컨대
소스선 등이 포함되어 있어도 된다. 계속해서, 층간절연막(11)에, 하드마스크막(12)으로서 BSG 막을 형성한다.
다음, 하드마스크막(12) 상에, 복수의 포토레지스트 패턴(예비 패턴; 13)을 형성한다. 이들 포토레지스트 패턴(13)은, 비트
선의 라인 엔드 스페이스 패턴을 형성하기 위한 것으로, 비트선 형성영역(라인 앤드 스페이스 패턴 형성영역;Al)에 형성되
고, 주변영역(A2)에는 형성되지 않는다. 포토레지스트 패턴(13)은, 통상적인 포토리소그래피를 이용해서 형성되기 때문
에, 각 포토레지스트 패턴(13)의 폭은 리소그래피의 해상 한계로 규정되어 있는 폭 이상이다. 또, 포토레지스트 패턴(13)
은, 동일한 피치(P1)(제1피치)로 배치되게 된다.
다음, 도 4a 및 도 4b에 도시된 것과 같이, 통상적인 슬리밍(slimming)기술을 이용해서, 포토레지스트 패턴(13)을 슬리밍
한다. 이에 따라, 포토레지스트 패턴(13)의 폭이 감소된 포토레지스트 패턴(13a)이 얻어지게 된다. 예컨대, 슬리밍 후의 포
토레지스트 패턴(13a)의 폭은, 슬리밍 전의 포토레지스트 패턴(13)의 폭의 반 정도(45% ~ 55% 정도)로 한다. 이와 같이
슬리밍 기술을 이용하는 것에 의해, 포토레지스트 패턴(13)의 폭이 포토리소그래피의 해상 한계 폭 이상이더라도, 포토리
소그래피의 해상 한계 폭 보다 폭이 좁은 포토레지스트 패턴(13a)을 얻을 수가 있다.
다음, 도 5a 및 도 5b에 도시된 것과 같이, 슬리밍된 포토레지스트 패턴(13a)을 마스크로 이용해서, RIE(reactive ion
etching)에 의해 하드마스크막(12)을 패터닝한다. 이에 따라, 더미라인 패턴으로서 하드마스크 패턴(12a)이 형성된다. 이
더미라인 패턴(12a)도 피치(P1)로 배치되고, 각 더미라인 패턴(12a)의 폭은 리소그래피의 해상 한계로 규정되어 있는 폭
보다 좁게 된다. 더욱이, 포토레지스트 패턴(13a)을 제거한다.
다음, 도 6a 및 도 6b에 도시된 것과 같이, 전체면에 실리콘 질화막을 형성하고, 이 실리콘 질화막에 의해 더미라인 패턴
(12a) 및 층간절연막(11)을 덮는다. 계속해서, RIE 등의 이방성 에칭으로 실리콘 질화막을 에칭한다. 그 결과, 더미라인 패
턴(12a)의 측벽 전체(측면 전체)에 더미라인 패턴(12a)을 에워싸는 폐루프 형상의 측벽 마스크 패턴(제1마스크 패턴; 14)
이 형성된다. 즉, 측벽 마스크 패턴(14)은, 더미라인 패턴(12a)의 긴쪽 측면(더미라인 패턴(12a)의 길이방향에 따른 측면)
에 형성된 부분(이하, 긴쪽 측벽 패턴부분이라 함) 외에, 더미라인 패턴(12a)의 양 단면에 형성된 부분도 갖고 있다.
다음, 도 7a 및 도 7b에 도시된 것과 같이, 층간절연막(11) 및 측벽 마스크 패턴(14)에 대해 더미라인 패턴(12a)을 선택적
으로 에칭해서 더미라인 패턴(12a)을 제거한다. 이 선택에칭에는, 예컨대 불산(HF)증기 또는 불화수소산(HF)과 황산
(H2S04)의 혼합용액을 이용한다.
이와 같이 해서 얻어진 측벽 마스크 패턴(14)의 긴쪽 측벽 패턴부분은, 워드선방향으로 동일한 피치(P2; 제2피치)로 배치
된다. 피치(P2)는, 포토레지스트 패턴(13)의 피치(P1)의 반, 즉 더미라인 패턴(12a)의 피치(P1)의 반이다. 더미라인 패턴
(12a)의 폭 및 측벽 마스크 패턴(14)의 막 두께를 제어함으로써, 측벽 마스크 패턴(14)의 긴쪽 측벽 패턴부분 사이의 스페
이스 폭을 상호 같아지게 할 수가 있어, 긴쪽 측벽 패턴부분을 동일한 피치(P2)로 배치할 수가 있다. 측벽 마스크 패턴(14)
은, 포토리소그래피를 이용하지 않고 형성되기 때문에, 포토리소그래피의 해상 한계로 결정되는 피치보다도 작은 피치로
측벽 마스크 패턴(14)의 긴쪽 측벽 패턴부분을 형성할 수가 있게 된다.
다음, 도 8a 및 도 8b에 도시된 것과 같이, 통상적인 포토리소그래피를 이용해서 포트레지스트 패턴(제2마스크 패턴; 15)
을 형성한다. 이 포토레지스트 패턴(15)은 비트선 형성영역(A1) 및 주변영역(A2)에 형성된다.
비트선 형성영역(A1)에서는, 포토레지스트 패턴(15)이 측벽 마스크 패턴(14)의 단부 및 인접하는 측벽 마스크 패턴(14)의
단부 사이의 부분을 덮는 패턴부(제1패턴부)를 갖고 있다. 즉, 포토레지스트 패턴(15)은, 측벽 마스크 패턴(14)의 긴쪽 측
벽 패턴부분에서의 소정 마스크 부분(14a) 및 소정 마스크 부분(14a) 사이의 부분을 덮고 있지 않다.
등록특허 10-0742729
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주변영역(A2)에서는, 포토레지스트 패턴(15)이 주변 패턴을 형성하기 위한 패턴부(제2패턴부)를 갖고 있다. 포토레지스
트 패턴(15)은 통상적인 포토리소그래피를 이용해서 형성되기 때문에, 주변영역(A2)에 형성된 주변 패턴의 폭은, 리소그
래피의 해상 한계로 규정되어 있는 폭 이상이다. 또, 주변 패턴의 폭은 측벽 마스크 패턴(14)의 소정 마스크 부분(14a)의
폭 보다도 넓다.
다음, 도 9a 및 도 9b에 도시된 것과 같이, 측벽 마스크 패턴(14) 및 포토레지스트 패턴(15)을 마스크로 이용해서, RIE에
의해 비트선 형성영역(A1) 및 주변영역(A2)의 층간절연막(11)을 동시에 에칭한다. 이 에칭공정에 의해, 비트선 형성영역
(A1)에서는, 인접하는 소정 마스크 부분(14a) 사이에 비트선용 홈(11a)이 형성된다. 주변영역(A2)에서는, 주변 패턴에 대
응한 배선용 홈(11b)이 형성된다. 또, 비트선 형성영역(A1)에는 홈(11c)도 형성된다. 한편, 홈(11c)은 더미의 홈이기 때문
에, 정렬오차(alignment error)에 의해 오른쪽 홈(11c)의 폭과 왼쪽 홈(11c)의 폭이 달라도 문제는 없다.
다음, 도 l0a 및 도 l0b에 도시된 것과 같이, 에칭에 의해 포토레지스트 패턴(15)을 제거한다. 그리고, 핫 인산을 이용해서
측벽 마스크 패턴(14)을 제거한다. 도 l0b에 도시된 것과 같이, 비트선용 홈(11a)의 피치는 P2로서, 더미라인 패턴(12a)의
피치(P1)의 반이 된다. 또, 이하에서 설명하는 바와 같이, 홈(11a)은 상호 독립해서 형성되어 있다.
포토레지스트 패턴(15)을 형성하지 않고서 층간절연막(11)을 에칭한 경우, 측벽 마스크 패턴(14)에 의해 덮여있지 않은 영
역은 모두 에칭되어버린다. 그 결과, 폐루프 형상의 측벽 마스크 패턴(14)의 바깥쪽 홈(11a)이 각각 이어져버린다. 따라서,
특히 홈(11a)을 도전물(導電物)로 메워 배선패턴을 형성하는 경우에는, 본래는 전기적으로 분리되어야 할 배선이 전기적
으로 접속되게 된다. 본 실시예에서는, 앞에서 설명한 바와 같이, 측벽 마스크 패턴(14)의 단부 및 인접하는 단부 사이의 부
분이 포토레지스트 패턴(15)에 의해 덮여져 있게 된다. 따라서, 상호 독립된 복수의 홈(11a)이 확실하게 형성될 수 있다.
또, 포토레지스트 패턴(15)을 이용해서 주변 패턴도 동시에 형성되기 때문에, 독립된 복수의 홈(11a)을 형성하기 위한 새
로운 포토레지스트 패턴 형성은 필요하지 않게 된다.
다음, 도 11a 및 도 11b에 도시된 것과 같이, 전체면에 도전물막으로서 동(Cu)막을 형성한다. 계속해서, CMP(chemical
mechanical polishing)에 의해 도전물막을 평탄화한다.
이에 따라, 홈(11a, 11b 및 11c)이 도전물(소정 재료)로 메워진 도전물 패턴이 형성된다. 즉, 비트선 형성영역(A1)에서는,
도전물 패턴(16a)으로서 비트선 패턴이 형성되고, 주변영역(A2)에서는, 도전물 패턴(16b)으로서 배선 패턴이 형성된다.
배선 패턴[도전물 패턴(16b)]은, 예컨대 NAND 블록 사이를 접속하는 배선으로 이용되고 있다. 한편, 도전물에는, 동과
같은 금속재료 외에, 폴리 실리콘 등의 반도체재료를 이용하여도 좋다.
이와 같이 해서, 비트선 형성영역(A1)에서의 비트선의 라인 엔드 스페이스 패턴과, 주변영역(A2)에서의 배선 패턴이 동시
에 형성되게 된다.
한편, 앞에서 설명한 실시예에서는, 라인 엔드 스페이스 패턴으로서 불휘발성 반도체 메모리의 비트선을 예로 들어 설명하
였으나, 비트선 이외의 라인 엔드 스페이스 패턴에 대해서도 앞에서 설명한 실시예의 방법이 적용될 수 있다.
그리고, 앞에서 설명한 실시예 이외에도 본 발명과 관련되는 기술분야의 기술자라면 본 발명의 요지를 벗어나지 않는 범위
에서 여러 가지로 변형하거나 개선하여 실시할 수 있음은 물론이다. 따라서, 본 발명의 요지인 특허청구범위에 기재된 기
술의 범위 내에서의 실시는 본 발명의 범위 내에 있는 것으로 이해되어야 한다.
발명의 효과
이상과 같이, 본 실시예에서는, 측벽 마스크 패턴(14)의 단부 및 인접하는 단부 사이의 부분을 포토레지스트 패턴(15)에 의
해 피복하고, 이 포토레지스트 패턴(15) 및 측벽 마스크 패턴(14)을 마스크로 해서 층간절연막(기초영역; 11)을 에칭한다.
그 때문에, 리소그래피의 해상 한계로 결정되는 피치보다도 작은 피치로, 상호 독립된 복수의 홈(11a)을 적확하게 형성할
수가 있다. 따라서, 이와 같이 해서 형성된 복수의 홈(11a)을 소정 재료로 메워줌으로써, 리소그래피의 해상 한계로 결정되
는 피치 보다 작은 피치로 라인 엔드 스페이스 패턴을 형성할 수가 있게 된다. 특히, 홈(11a)을 도전물로 메워 배선패턴을
형성하는 경우에는, 홈(11a)이 상호 분리되어 있기 때문에, 배선이 상호 전기적으로 접속되어 버린다고 하는 문제를 확실
하게 방지할 수가 있게 된다.
등록특허 10-0742729
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또, 포토레지스트 패턴(15)에는, 주변 패턴을 형성하기 위한 패턴도 포함되어 있기 때문에, 공통의 리소그래피 및 에칭으
로 독립된 복수의 홈(11a)과 주변 패턴용 홈을 동시에 형성할 수가 있다. 따라서, 라인 앤드 스페이스 패턴 형성영역(A1)
및 주변영역(A2)에 적확하면서 효율적으로 원하는 패턴을 형성할 수가 있게 된다.
도면의 간단한 설명
도 1은, 본 발명의 실시예에 따른 NAND형 플래쉬 메모리의 등가회로를 나타낸 도면,
도 2는, 본 발명의 실시예에 따른 NAND형 플래쉬 메모리의 메모리셀이 형성된 영역을 나타낸 도면,
도 3a 및 도 3b ~ 도 lla 및 도 11b는, 본 발명의 실시예에 따른 불휘발성 반도체 기억장치의 제조공정을 나타낸 단면도 및
평면도이다.
도면
도면1
도면2
등록특허 10-0742729
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도면3a
도면3b
도면4a
도면4b
도면5a
도면5b
등록특허 10-0742729
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도면6a
도면6b
도면7a
도면7b
도면8a
도면8b
등록특허 10-0742729
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도면9a
도면9b
도면10a
도면10b
도면11a
도면11b
등록특허 10-0742729
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