트랜치 형의 커패시터를 포함하는 반도체 장치(Semiconductor device comprising trench-type capacitor)

(19) 대한민국특허청(KR)
(12) 등록특허공보(B1)
(45) 공고일자 2017년03월09일
(11) 등록번호 10-1714004
(24) 등록일자 2017년03월02일
(51) 국제특허분류(Int. Cl.)
H01L 29/92 (2006.01) H01L 27/08 (2006.01)
(21) 출원번호 10-2010-0018086
(22) 출원일자 2010년02월26일
심사청구일자 2015년01월05일
(65) 공개번호 10-2011-0098449
(43) 공개일자 2011년09월01일
(56) 선행기술조사문헌
JP11251544 A
(73) 특허권자
삼성전자 주식회사
경기도 수원시 영통구 삼성로 129 (매탄동)
(72) 발명자
이철
서울특별시 서초구 잠원로 37-48 207동 710호 (잠
원동,신반포한신아파트)
홍형선
경기도 성남시 분당구 불정로 361, 514동 2001호
(서현동, 효자촌)
(뒷면에 계속)
(74) 대리인
리앤목특허법인
전체 청구항 수 : 총 10 항 심사관 : 김성익
(54) 발명의 명칭 트랜치 형의 커패시터를 포함하는 반도체 장치
(57) 요 약
트랜치 형의 커패시터를 제공할 수 있다. 이를 위해서, 반도체 기판에 제 1 및 2 활성 영역들이 배치될 수 있다.
상기 제 1 활성 영역에 노드 패턴들이 배치될 수 있다. 상기 노드 패턴들의 각각은 차례로 적층되는 도전 패턴
및 절연 패턴을 가질 수 있다. 상기 노드 패턴들의 주변에 불순물 확산 영역들이 배치될 수 있다. 상기 제 1 및
2 활성 영역들과 전기적으로 접속하는 기판 접속 패턴들이 배치될 수 있다. 상기 제 1 및 2 활성 영역들의 주변
에서 노드 패턴들과 전기적으로 접속하는 노드 접속 패턴들이 배치될 수 있다. 더불어서, 상기 트랜치 형의 커패
시터를 포함하는 반도체 장치 및 상기 반도체 장치를 포함하는 반도체 모듈이 제공될 수 있다.
대 표 도
등록특허 10-1714004
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(72) 발명자
황덕성
경기도 용인시 기흥구 한보라1로64번길 22 103동
1401호 (보라동,삼성래미안아파트)
윤재만
경기도 화성시 효행로 1076-9, 안화마을우남퍼스트
빌2차아파트 207동 1702호 (병점동)
김봉수
경기도 성남시 분당구 야탑로 20, 114동 704호 (야
탑동, 탑마을)
등록특허 10-1714004
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명 세 서
청구범위
청구항 1
셀 어레이 영역 및 주변 회로 영역을 가지는 반도체 기판;
상기 셀 어레이 영역에서 적어도 하나의 셀 활성 영역, 그리고 상기 주변 회로 영역에서 제 1 및 2 주변 활성
영역들을 둘러싸서 한정하는 비활성 영역;
상기 셀 어레이 영역에 위치하고, 상기 반도체 기판의 하부측으로부터 상기 반도체 기판의 상면을 향해서 차례
로 적층되는 셀 도전 패턴 및 셀 마스크 패턴을 가지고, 그리고 상기 적어도 하나의 셀 활성 영역으로부터 상기
비활성 영역을 향해서 연장하는 적어도 하나의 셀 매립 패턴; 및
상기 주변 회로 영역에 위치하는 트랜치 형의 커패시터를 적어도 하나 포함하되,
상기 트랜치 형의 커패시터는,
상기 적어도 하나의 셀 매립 패턴과 동일한 레벨에 위치하고, 상기 반도체 기판의 상기 하부측으로부터 상기 반
도체 기판의 상기 상면을 향해서 차례로 적층되는 주변 도전 패턴들 및 주변 마스크 패턴들을 가지고, 그리고
상기 제 1 주변 활성 영역으로부터 상기 비활성 영역을 향해서 연장하는 노드 패턴들;
상기 반도체 기판 상에 위치해서 상기 제 1 및 2 주변 활성 영역들과 전기적으로 접속하는 기판 접속 패턴; 및
상기 기판 접속 패턴으로부터 이격하면서 상기 비활성 영역 상에 위치하고, 그리고 상기 노드 패턴들과 전기적
으로 접속하는 노드 접속 패턴을 포함하는 반도체 장치.
청구항 2
제 1 항에 있어서,
상기 적어도 하나의 셀 매립 패턴, 및 상기 노드 패턴들의 주변에 위치해서 상기 적어도 하나의 셀 활성 영역,
및 상기 제 1 주변 활성 영역의 상면들로부터 상기 셀 마스크 패턴 및 상기 주변 마스크 패턴들의 바닥면들 아
래로 연장하는 제 1 불순물 확산 영역들; 및
상기 제 2 주변 활성 영역에 배치되는 제 2 불순물 확산 영역을 더 포함하는 반도체 장치.
청구항 3
제 2 항에 있어서,
상기 제 1 불순물 확산 영역들은 상기 제 2 불순물 확산 영역과 다른 도전성을 가지고, 상기 제 2 불순물 확산
영역은 상기 반도체 기판과 동일한 도전성을 가지고, 상기 기판 접속 패턴은 상기 제 1 주변 활성 영역으로부터
상기 제 2 주변 활성 영역으로 연장하고, 그리고 제 1 플러그들을 통해서 상기 제 1 및 2 주변 활성 영역들의
제 1 불순물 활성 영역들 및 상기 제 2 불순물 확산 영역과 전기적으로 접속하는 반도체 장치.
청구항 4
제 3 항에 있어서,
상기 반도체 기판의 상부측에 위치하고, 그리고 상기 적어도 하나의 셀 매립 패턴의 주변에서 상기 적어도 하나
의 셀 활성 영역과 전기적으로 접속하는 적어도 하나의 스택 형의 커패시터(Stack-type capacitor); 및
상기 노드 패턴들 및 상기 제 1 주변 활성 영역 사이에 제 1 유전막들을 더 포함하는 반도체 장치.
청구항 5
제 4 항에 있어서,
상기 적어도 하나의 스택 형의 커패시터는 제 2 플러그를 통해서 상기 적어도 하나의 셀 활성 영역의 제 1 불순
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물 영역과 전기적으로 접속하고, 그리고 차례로 적층되는 하부 노드, 제 2 유전막 및 상부 노드를 가지고, 상기
기판 접속 패턴은 상기 노드 접속 패턴과 동일하거나 다른 레벨에 위치하는 반도체 장치.
청구항 6
제 5 항에 있어서,
상기 제 1 주변 활성 영역으로부터 이격해서 상기 비활성 영역에 배치되는 더미 패턴들을 더 포함하되,
상기 더미 패턴들은 상기 노드 패턴들과 동일한 레벨에 위치하면서 동일한 적층 구조를 가지고, 그리고 상기 노
드 패턴들의 배열 방향에 따라서 상기 노드 패턴들의 양 측부들에 배치되고, 상기 노드 패턴들은 상기 배열 방
향에 대해서 직각으로 상기 제 1 주변 활성 영역의 양 측부들의 주변에서 단부(End portion)들을 가지는 반도체
장치.
청구항 7
제 6 항에 있어서,
상기 노드 접속 패턴은 상기 제 1 주변 활성 영역의 적어도 일 측부의 주변에서 스터드들을 통해서 상기 노드
패턴들의 단부들과 전기적으로 접속하고, 상기 스터드들은 상기 반도체 기판의 상기 상부측으로부터 상기 반도
체 기판의 상기 상면을 향해서 연장하고, 그리고 상기 노드 패턴들의 주변 마스크 패턴들을 지나서 상기 주변
도전 패턴들과 접속하고, 상기 스터드들의 각각의 바닥면의 폭은 상기 주변 도전 패턴들의 각각의 폭과 동일하
거나 다른 크기를 가지는 반도체 장치.
청구항 8
제 6 항에 있어서,
상기 노드 접속 패턴은 상기 제 1 주변 활성 영역의 상기 양 측부들의 주변에서 스터드들을 통해서 상기 노드
패턴들로부터 순서적으로 적어도 두 개 마다 선택된 단부들(selected end portions every at least second one
sequentially from the node patterns)과 전기적으로 접속하고,
상기 스터드들은 상기 반도체 기판의 상기 상부측으로부터 상기 반도체 기판의 상기 상면을 향해서 연장하고,
그리고 상기 선택된 단부들의 주변 마스크 패턴들을 지나서 상기 주변 도전 패턴들과 접속하고, 상기 스터드들
의 각각의 바닥면의 폭은 상기 주변 도전 패턴들의 각각의 폭과 동일하거나 다른 크기를 가지는 반도체 장치.
청구항 9
제 6 항에 있어서,
상기 노드 패턴들 사이에 위치해서 상기 비활성 영역 상에 배치되는 연결선들을 더 포함하되,
상기 연결선들은 상기 노드 패턴들과 동일한 레벨에 위치하면서 동일한 적층 구조를 가지고, 상기 연결선들은
상기 노드 패턴들의 상기 배열 방향을 따라서 상기 제 1 주변 활성 영역의 일 측부의 주변에서 상기 노드 패턴
들의 단부들을 이어주거나 상기 노드 패턴들 사이의 홀수 또는 짝수 번째의 공간들을 한정하는 노드 패턴들의
단부들을 이어주고, 상기 노드 접속 패턴은 적어도 하나의 스터드를 통해서 상기 연결선들 및 상기 노드 패턴들
중 적어도 하나와 전기적으로 접속하고,
상기 적어도 하나의 스터드는 상기 반도체 기판의 상기 상부측으로부터 상기 반도체 기판의 상기 상면을 향해서
연장하고, 그리고 상기 노드 패턴들 및 상기 연결선들 중 적어도 하나의 주변 마스크 패턴을 지나서 주변 도전
패턴과 접속하고, 상기 적어도 하나의 스터드의 바닥면의 폭은 상기 주변 도전 패턴의 폭과 동일하거나 다른 크
기를 가지는 반도체 장치.
청구항 10
제 6 항에 있어서,
상기 노드 패턴들 사이에 위치하는 제 1 및 2 연결선들을 더 포함하되,
상기 제 1 및 2 연결선들은 상기 노드 패턴들과 동일한 레벨에 위치하면서 동일한 적층 구조를 가지고, 상기 제
1 연결선들은 상기 노드 패턴들의 상기 배열 방향에 따라서 상기 제 1 주변 활성 영역의 일 측부의 주변에서 상
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기 노드 패턴들 사이의 홀수 또는 짝수 번째의 공간들을 한정하는 노드 패턴들의 단부들을 이어주고, 상기 제 2
연결선들은 상기 노드 패턴들의 상기 배열 방향에 따라서 상기 제 1 주변 활성 영역의 타 측부의 주변에서 상기
노드 패턴들 사이의 짝수 또는 홀수 번째의 공간들을 한정하는 노드 패턴들의 단부들을 이어주고,
상기 노드 접속 패턴은 적어도 하나의 스터드를 통해서 상기 노드 패턴들, 상기 제 1 연결선들 및 상기 제 2 연
결선들 중 적어도 하나와 전기적으로 접속하고, 상기 적어도 하나의 스터드는 상기 반도체 기판의 상기 상부측
으로부터 상기 반도체 기판의 상기 상면을 향해서 연장하고, 그리고 상기 노드 패턴들, 상기 제 1 연결선들 및
상기 제 2 연결선들 중 적어도 하나의 주변 마스크 패턴을 지나서 주변 도전 패턴과 접속하고, 상기 적어도 하
나의 스터드의 바닥면의 폭은 상기 주변 도전 패턴의 폭과 동일하거나 다른 크기를 가지는 반도체 장치.
발명의 설명
기 술 분 야
실시예들은 트랜치 형의 커패시터, 상기 트랜치 형의 커패시터를 포함하는 반도체 장치 및 상기 반도체 장치를[0001]
포함하는 반도체 모듈을 제공한다.
배 경 기 술
일반적으로, 반도체 장치는 외부 전원들을 바탕으로 집적 회로에 내부 전원들을 생성시켜서 구동될 수 있다. 상[0002]
기 외부 전원들의 전압 레벨은 내부 전원들의 전압 레벨 대비 낮은 값을 가질 수 있다. 상기 외부 전원들의 전
압 레벨은 집적 회로에 충분한 전류를 공급할 수 없다. 이를 위해서, 상기 내부 전원들의 전압 레벨은 외부 전
압들의 전압 레벨을 높여서 형성될 수 있다. 상기 내부 전원들의 전압 레벨은 집적 회로에 많은 양의 전류를 공
급해서 반도체 장치를 구동시킬 수 있다.
상기 내부 전원들의 전압 레벨은 집적 회로에 많은 양의 전류를 공급하기 때문에 집적 회로에 목적하지 않는 전[0003]
기적 현상을 발생시킬 수 있다. 상기 전기적 현상은 노이즈 스파이크(Noise spike)일 수 있다. 상기 노이즈 스
파이크는 집적 회로의 내부 전원들의 주변에서 발생할 수 있다. 이 경우에, 상기 노이즈 스파이크의 발생은 내
부 전원들의 주변에 위치하는 디커플링 커패시터(Decoupling capacitor)들을 통해서 컨트롤될 수 있다.
상기 디커플링 커패시터들은 반도체 기판에 요부(Concave)를 가지지 않은 플래너 형의 커패시터(Planar-type[0004]
capacitor)일 수 있다. 그러나, 상기 반도체 장치의 디자인 룰의 계속적인 축소에 따라서, 상기 디커플링 커패
시터들은 반도체 기판 상에서 점유하는 면적의 감소 때문에 정전 용량을 충분히 가지지 못할 수 있다. 이를 통
해서, 상기 노이즈 스파이크의 발생은 디커플링 커패시터들을 통해서 충분히 억제될 수 없다.
상기 노이즈 스파이크는 내부 전원들의 주변에 위치하는 집적 회로의 일부의 기능을 저하시킬 수 있다. 따라서,[0005]
상기 디커플링 커패시터들은 반도체 장치의 전기적 특성을 열악하게 할 수 있다. 상기 반도체 장치는 반도체 모
듈 및/ 또는 프로세서 베이스드 시스템(Processor-based system)에 배치되어서 반도체 모듈 및/ 또는 프로세서
베이스드 시스템의 전기적 특성을 열악하게 할 수 있다.
발명의 내용
해결하려는 과제
상술한 종래 기술의 문제점을 해결하기 위해서, 실시예들에 따르는 과제들은 정전 용량을 증가시키기 위해서 반[0006]
도체 기판의 요부에 트랜치 형의 커패시터(Trench-type capacitor)를 제공하는데 있다.
실시예들에 따르는 과제들은 셀 어레이 영역 및 주변 회로 영역 내 반도체 기판의 요부들을 채우면서 셀 어레이[0007]
영역의 반도체 기판 상에 스택 형의 커패시터(Stack-type capacitor) 및 주변 회로 영역의 반도체 기판의 요부
에 트랜치 형의 커패시터를 포함하는 반도체 장치를 제공하는데 있다.
실시예들에 따르는 과제들은 상기 반도체 장치를 포함하는 반도체 모듈을 제공하는데 있다.[0008]
과제의 해결 수단
상기 기술적 과제들을 구현하기 위해서, 실시예들은 트랜치 형의 커패시터, 상기 트랜치 형의 커패시터를 포함[0009]
하는 반도체 장치 및 상기 반도체 장치를 포함하는 반도체 모듈을 제공할 수 있다.
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실시예들에 따르는 트랜치 형의 커패시터는 반도체 기판에 비활성 영역을 포함할 수 있다. 상기 비활성 영역은[0010]
제 1 및 2 활성 영역들을 둘러싸서 한정할 수 있다. 상기 반도체 기판의 하부측으로부터 상기 반도체 기판의 상
면을 향해서 적어도 하나의 노드 패턴이 배치될 수 있다. 상기 적어도 하나의 노드 패턴은 차례로 적층되는 도
전 패턴 및 마스크 패턴을 가질 수 있다. 상기 적어도 하나의 노드 패턴은 상기 제 1 활성 영역으로부터 상기
비활성 영역을 향해서 연장할 수 있다. 상기 반도체 기판 상에 기판 접속 패턴이 배치될 수 있다. 상기 기판 접
속 패턴은 상기 제 1 및 2 활성 영역들과 전기적으로 접속할 수 있다. 상기 비활성 영역 상에 노드 접속 패턴이
배치될 수 있다. 상기 노드 접속 패턴은 상기 기판 접속 패턴으로부터 이격할 수 있다. 상기 노드 접속 패턴은
상기 적어도 하나의 노드 패턴과 전기적으로 접속할 수 있다.
선택된 실시예들에 따라서, 상기 트랜치 형의 커패시터는 적어도 하나의 제 1 불순물 확산 영역 및 제 2 불순물[0011]
확산 영역을 더 포함할 수 있다. 상기 제 1 불순물 확산 영역은 상기 적어도 하나의 노드 패턴의 주변에 배치될
수 있다. 상기 제 1 불순물 확산 영역은 상기 제 1 활성 영역의 상면으로부터 상기 마스크 패턴의 바닥면 아래
로 연장할 수 있다. 상기 제 2 불순물 확산 영역은 상기 제 2 활성 영역에 배치될 수 있다.
상기 적어도 하나의 제 1 불순물 확산 영역은 상기 제 2 불순물 확산 영역과 다른 도전성을 가질 수 있다. 상기[0012]
제 2 불순물 확산 영역은 상기 반도체 기판과 동일한 도전성을 가질 수 있다. 상기 기판 접속 패턴은 상기 제 1
활성 영역으로부터 상기 제 2 활성 영역으로 연장할 수 있다. 상기 기판 접속 패턴은 플러그(Plug)들을 통해서
상기 적어도 하나의 제 1 불순물 확산 영역 및 상기 제 2 불순물 확산 영역과 전기적으로 접속할 수 있다.
선택된 실시예들에 따라서, 상기 트랜치 형의 커패시터는 상기 적어도 하나의 노드 패턴 및 상기 반도체 기판[0013]
사이에 유전막을 더 포함할 수 있다. 상기 노드 접속 패턴은 스터드(Stud)를 통해서 상기 적어도 하나의 노드
패턴과 전기적으로 접속할 수 있다. 상기 스터드는 상기 반도체 기판의 상부측으로부터 상기 반도체 기판의 상
기 상면을 향해서 연장할 수 있다. 계속해서, 상기 스터드는 상기 적어도 하나의 노드 패턴의 상기 마스크 패턴
을 지나서 상기 도전 패턴과 접촉할 수 있다. 상기 스터드의 바닥면의 폭은 상기 도전 패턴의 폭과 동일하거나
다른 크기를 가질 수 있다.
선택된 실시예들에 따라서, 상기 트랜치 형의 커패시터는 적어도 하나의 더미 패턴(Dummy pattern)을 더 포함할[0014]
수 있다. 상기 적어도 하나의 더미 패턴은 상기 제 1 활성 영역으로부터 이격해서 상기 비활성 영역에 배치될
수 있다. 상기 적어도 하나의 더미 패턴은 상기 적어도 하나의 노드 패턴과 동일한 레벨에 위치하면서 동일한
적층 구조를 가질 수 있다. 상기 적어도 하나의 더미 패턴은 상기 제 1 활성 영역에 대해서 상기 적어도 하나의
노드 패턴의 교차 방향의 직각으로 상기 적어도 하나의 노드 패턴의 주변에 배치될 수 있다. 상기 기판 접속 패
턴은 상기 노드 접속 패턴과 동일 레벨에 배치될 수 있다.
나머지 실시예들에 따라서, 상기 트랜치 형의 커패시터는 적어도 하나의 더미 패턴을 더 포함할 수 있다. 상기[0015]
적어도 하나의 더미 패턴은 상기 제 1 활성 영역으로부터 이격해서 상기 비활성 영역에 배치될 수 있다. 상기
적어도 하나의 더미 패턴은 상기 적어도 하나의 노드 패턴과 동일한 레벨에 위치하면서 동일한 적층 구조를 가
질 수 있다. 상기 적어도 하나의 더미 패턴은 상기 제 1 활성 영역에 대해서 상기 적어도 하나의 노드 패턴의
교차 방향의 직각으로 상기 적어도 하나의 노드 패턴의 주변에 배치될 수 있다. 상기 기판 접속 패턴은 상기 노
드 접속 패턴과 다른 레벨에 배치될 수 있다.
실시예들에 따르는 반도체 장치는 셀 어레이 영역 및 주변 회로 영역을 가지는 반도체 기판을 포함할 수 있다.[0016]
상기 반도체 기판에 비활성 영역이 배치될 수 있다. 상기 비활성 영역은 상기 셀 어레이 영역에서 적어도 하나
의 셀 활성 영역, 그리고 상기 주변 회로 영역에서 제 1 및 2 주변 활성 영역들을 한정할 수 있다. 상기 셀 어
레이 영역에 적어도 하나의 셀 매립 패턴이 배치될 수 있다. 상기 적어도 하나의 셀 매립 패턴은 상기 반도체
기판의 하부측으로부터 상기 반도체 기판의 상면을 향해서 차례로 적층되는 셀 도전 패턴 및 셀 마스크 패턴을
가질 수 있다. 상기 적어도 하나의 셀 매립 패턴은 상기 적어도 하나의 셀 활성 영역으로부터 상기 비활성 영역
을 향해서 연장할 수 있다.
상기 주변 회로 영역에 트랜치 형의 커패시터가 적어도 하나 배치될 수 있다. 상기 트랜치 형의 커패시터는 노[0017]
드 패턴들을 포함할 수 있다. 상기 노드 패턴들은 상기 적어도 하나의 셀 매립 패턴과 동일한 레벨에 배치될 수
있다. 상기 노드 패턴들은 상기 반도체 기판의 상기 하부측으로부터 상기 반도체 기판의 상기 상면을 향해서 차
례로 적층되는 주변 도전 패턴들 및 주변 마스크 패턴들을 가질 수 있다. 상기 노드 패턴들은 상기 제 1 주변
활성 영역으로부터 상기 비활성 영역을 향해서 연장할 수 있다. 상기 반도체 기판 상에 기판 접속 패턴이 배치
될 수 있다. 상기 기판 접속 패턴은 상기 제 제 1 및 2 주변 활성 영역들과 전기적으로 접속할 수 있다. 상기
비활성 영역 상에 노드 접속 패턴이 배치될 수 있다. 상기 노드 접속 패턴은 상기 기판 접속 패턴으로부터 이격
등록특허 10-1714004
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할 수 있다.상기 노드 접속 패턴은 상기 노드 패턴들과 전기적으로 접속할 수 있다.
선택된 실시예들에 따라서, 상기 반도체 장치는 제 1 불순물 확산 영역들 및 제 2 불순물 확산 영역을 더 포함[0018]
할 수 있다. 상기 제 1 불순물 확산 영역들은 상기 적어도 하나의 셀 매립 패턴, 및 상기 노드 패턴들의 주변에
배치될 수 있다. 상기 제 1 불순물 확산 영역들은 상기 적어도 하나의 셀 활성 영역, 및 상기 제 1 주변 활성
영역의 상면들로부터 상기 셀 마스크 패턴 및 상기 주변 마스크 패턴들의 바닥면들 아래로 연장할 수 있다. 상
기 제 2 불순물 확산 영역은 상기 제 2 주변 활성 영역에 배치될 수 있다.
선택된 실시예들에 따라서, 상기 반도체 장치는 상기 제 1 불순물 확산 영역들은 상기 제 2 불순물 확산 영역과[0019]
다른 도전성을 가질 수 있다. 상기 제 2 불순물 확산 영역은 상기 반도체 기판과 동일한 도전성을 가질 수
있다. 상기 기판 접속 패턴은 상기 제 1 주변 활성 영역으로부터 상기 제 2 주변 활성 영역으로 연장할 수
있다. 상기 기판 접속 패턴은 제 1 플러그들을 통해서 상기 제 1 및 2 주변 활성 영역들의 제 1 불순물 활성 영
역들 및 상기 제 2 불순물 확산 영역과 전기적으로 접속할 수 있다.
선택된 실시예들에 따라서, 상기 반도체 장치는 적어도 하나의 스택 형의 커패시터(Stack-type capacitor) 및[0020]
제 1 유전막들을 더 포함할 수 있다. 상기 적어도 하나의 스택 형의 커패시터는 상기 반도체 기판의 상부측에
배치될 수 있다. 상기 적어도 하나의 스택 형의 커패시터는 상기 적어도 하나의 셀 매립 패턴의 주변에서 상기
적어도 하나의 셀 활성 영역과 전기적으로 접속할 수 있다. 상기 제 1 유전막은 상기 노드 패턴들 및 상기 제 1
주변 활성 영역 사이에 배치될 수 있다.
선택된 실시예들에 따라서, 상기 적어도 하나의 스택 형의 커패시터는 제 2 플러그를 통해서 상기 적어도 하나[0021]
의 셀 활성 영역의 제 1 불순물 영역과 전기적으로 접속할 수 있다. 상기 적어도 하나의 스택 형의 커패시터는
차례로 적층되는 하부 노드, 제 2 유전막 및 상부 노드를 가질 수 있다. 상기 기판 접속 패턴은 상기 노드 접속
패턴과 동일하거나 다른 레벨에 배치될 수 있다.
선택된 실시예들에 따라서, 상기 반도체 장치는 더미 패턴들을 더 포함할 수 있다. 상기 더미 패턴들은 상기 제[0022]
1 주변 활성 영역으로부터 이격해서 상기 비활성 영역에 배치될 수 있다. 상기 더미 패턴들은 상기 노드 패턴들
과 동일한 레벨에 위치하면서 동일한 적층 구조를 가질 수 있다. 상기 더미 패턴들은 상기 노드 패턴들의 배열
방향에 따라서 상기 노드 패턴들의 양 측부들에 배치될 수 있다. 상기 노드 패턴들은 상기 배열 방향에 대해서
직각으로 상기 제 1 주변 활성 영역의 양 측부들의 주변에서 단부(End portion)들을 가질 수 있다.
선택된 실시예들에 따라서, 상기 노드 접속 패턴은 상기 제 1 주변 활성 영역의 적어도 일 측부의 주변에서 스[0023]
터드들을 통해서 상기 노드 패턴들의 단부들과 전기적으로 접속할 수 있다. 상기 스터드들은 상기 반도체 기판
의 상기 상부측으로부터 상기 반도체 기판의 상기 상면을 향해서 연장할 수 있다. 계속해서, 상기 스터드들은
상기 노드 패턴들의 주변 마스크 패턴들을 지나서 상기 주변 도전 패턴들과 접속할 수 있다. 상기 스터드들의
각각의 바닥면의 폭은 상기 주변 도전 패턴들의 각각의 폭과 동일하거나 다른 크기를 가질 수 있다.
선택된 실시예들에 따라서, 상기 노드 접속 패턴은 상기 제 1 주변 활성 영역의 상기 양 측부들의 주변에서 배[0024]
치될 수 있다. 상기 노드 접속 패턴은 스터드들을 통해서 상기 노드 패턴들로부터 순서적으로 적어도 두 개 마
다 선택된 단부들(selected end portions every at least second one sequentially from the node patterns)
과 전기적으로 접속할 수 있다. 상기 스터드들은 상기 반도체 기판의 상기 상부측으로부터 상기 반도체 기판의
상기 상면을 향해서 연장할 수 있다. 상기 스터드들은 상기 선택된 단부들의 주변 마스크 패턴들을 지나서 상기
주변 도전 패턴들과 접속할 수 있다. 상기 스터드들의 각각의 바닥면의 폭은 상기 주변 도전 패턴들의 각각의
폭과 동일하거나 다른 크기를 가질 수 있다.
선택된 실시예들에 따라서, 상기 반도체 장치는 연결선들을 더 포함할 수 있다. 상기 연결선들은 상기 노드 패[0025]
턴들 사이에 위치해서 상기 비활성 영역 상에 배치될 수 있다. 상기 연결선들은 상기 노드 패턴들과 동일한 레
벨에 위치하면서 동일한 적층 구조를 가질 수 있다. 상기 연결선들은 상기 노드 패턴들의 상기 배열 방향을 따
라서 상기 제 1 주변 활성 영역의 일 측부의 주변에서 상기 노드 패턴들의 단부들을 이어줄 수 있다. 이와는 다
르게, 상기 연결선들은 상기 노드 패턴들 사이의 홀수 또는 짝수 번째의 공간들을 한정하는 노드 패턴들의 단부
들을 이어줄 수도 있다.
상기 노드 접속 패턴은 적어도 하나의 스터드를 통해서 상기 연결선들 및 상기 노드 패턴들 중 적어도 하나와[0026]
전기적으로 접속할 수 있다. 상기 적어도 하나의 스터드는 상기 반도체 기판의 상기 상부측으로부터 상기 반도
체 기판의 상기 상면을 향해서 연장할 수 있다. 상기 적어도 하나의 스터드는 상기 노드 패턴들 및 상기 연결선
들 중 적어도 하나의 주변 마스크 패턴을 지나서 주변 도전 패턴과 접속할 수 있다. 상기 적어도 하나의 스터드
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의 바닥면의 폭은 상기 주변 도전 패턴의 폭과 동일하거나 다른 크기를 가질 수 있다.
선택된 실시예들에 따라서, 상기 반도체 장치는 상기 노드 패턴들 사이에 위치하는 제 1 및 2 연결선들을 더 포[0027]
함할 수 있다. 상기 제 1 및 2 연결선들은 상기 노드 패턴들과 동일한 레벨에 위치하면서 동일한 적층 구조를
가질 수 있다. 상기 제 1 및 2 연결선들은 상기 노드 패턴들의 상기 배열 방향에 따라서 배치될 수 있다. 상기
제 1 연결선들은 상기 제 1 주변 활성 영역의 일 측부의 주변에서 상기 노드 패턴들 사이의 홀수 또는 짝수 번
째의 공간들을 한정하는 노드 패턴들의 단부들을 이어줄 수 있다.
상기 제 2 연결선들은 상기 제 1 주변 활성 영역의 타 측부의 주변에서 상기 노드 패턴들 사이의 짝수 또는 홀[0028]
수 번째의 공간들을 한정하는 노드 패턴들의 단부들을 이어줄 수 있다. 상기 노드 접속 패턴은 적어도 하나의
스터드를 통해서 상기 노드 패턴들, 상기 제 1 연결선들 및 상기 제 2 연결선들 중 적어도 하나와 전기적으로
접속할 수 있다. 상기 적어도 하나의 스터드는 상기 반도체 기판의 상기 상부측으로부터 상기 반도체 기판의 상
기 상면을 향해서 연장할 수 있다.
계속해서, 상기 적어도 하나의 스터드 상기 노드 패턴들, 상기 제 1 연결선들 및 상기 제 2 연결선들 중 적어도[0029]
하나의 주변 마스크 패턴을 지나서 주변 도전 패턴과 접속할 수 있다. 상기 적어도 하나의 스터드의 바닥면의
폭은 상기 주변 도전 패턴의 폭과 동일하거나 다른 크기를 가질 수 있다.
실시예들에 따르는 반도체 모듈은 모듈 기판을 포함할 수 있다. 상기 모듈 기판은 서로 전기적으로 접속하는 전[0030]
기 패드들 및 내부 회로를 적어도 가질 수 있다. 상기 모듈 기판 상에 적어도 하나의 반도체 패키지 구조물이
배치될 수 있다. 상기 적어도 하나의 반도체 패키지 구조물은 상기 전기 패드들과 전기적으로 접속하는 적어도
하나의 반도체 장치를 가질 수 있다. 상기 적어도 하나의 반도체 장치는 반도체 기판에 트랜치 형의 커패시터를
적어도 하나를 가질 수 있다. 상기 트랜치 형의 커패시터는 상기 반도체 기판에 비활성 영역을 포함할 수 있다.
상기 비활성 영역은 제 1 및 2 활성 영역들을 한정할 수 있다.
상기 반도체 기판에 적어도 하나의 노드 패턴이 배치될 수 있다. 상기 적어도 하나의 노드 패턴은 상기 반도체[0031]
기판의 하부측으로부터 상기 반도체 기판의 상면을 향해서 차례로 적층되는 도전 패턴 및 마스크 패턴을 가질
수 있다. 상기 적어도 하나의 노드 패턴은 상기 제 1 활성 영역으로부터 상기 비활성 영역을 향해서 연장할 수
있다. 상기 반도체 기판 상에 기판 접속 패턴이 배치될 수 있다. 상기 기판 접속 패턴은 상기 제 1 및 2 활성
영역들과 전기적으로 접속할 수 있다. 상기 비활성 영역 상에 노드 접속 패턴이 배치될 수 있다. 상기 노드 접
속 패턴은 상기 기판 접속 패턴으로부터 이격할 수 있다. 상기 노드 접속 패턴은 상기 적어도 하나의 노드 패턴
과 전기적으로 접속할 수 있다.
선택된 실시예들에 따라서, 상기 반도체 모듈은 적어도 하나의 제 1 불순물 확산 영역, 및 제 2 불순물 확산 영[0032]
역을 더 포함할 수 있다. 상기 적어도 하나의 제 1 불순물 확산 영역은 상기 적어도 하나의 노드 패턴의 주변에
배치될 수 있다. 상기 적어도 하나의 제 1 불순물 확산 영역은 상기 제 1 활성 영역의 상면으로부터 상기 마스
크 패턴의 바닥면 아래로 연장할 수 있다. 상기 제 2 불순물 확산 영역은 상기 제 2 활성 영역에 배치될 수 있
다. 상기 적어도 하나의 제 1 불순물 확산 영역은 상기 제 2 불순물 확산 영역과 다른 도전성을 가질 수 있다.
상기 제 2 불순물 확산 영역은 상기 반도체 기판과 동일한 도전성을 가질 수 있다. 상기 기판 접속 패턴은 상기
제 1 활성 영역으로부터 상기 제 2 활성 영역으로 연장할 수 있다. 계속해서, 상기 기판 접속 패턴은 플러그
(Plug)들을 통해서 상기 적어도 하나의 제 1 불순물 확산 영역 및 상기 제 2 불순물 확산 영역과 전기적으로 접
속할 수 있다.
선택된 실시예들에 따라서, 상기 반도체 모듈은 상기 적어도 하나의 노드 패턴 및 상기 반도체 기판 사이에 유[0033]
전막을 더 포함할 수 있다. 상기 노드 접속 패턴은 스터드(Stud)를 통해서 상기 적어도 하나의 노드 패턴과 전
기적으로 접속할 수 있다. 상기 스터드는 상기 반도체 기판의 상부측으로부터 상기 반도체 기판의 상기 상면을
향해서 연장할 수 있다. 계속해서, 상기 스터드는 상기 적어도 하나의 노드 패턴의 상기 마스크 패턴을 지나서
상기 도전 패턴과 접촉할 수 있다. 상기 스터드의 바닥면의 폭은 상기 도전 패턴의 폭과 동일하거나 다른 크기
를 가질 수 있다.
선택된 실시예들에 따라서, 상기 반도체 모듈은 적어도 하나의 더미 패턴을 더 포함할 수 있다. 상기 적어도 하[0034]
나의 더미 패턴은 상기 제 1 활성 영역으로부터 이격해서 상기 비활성 영역에 배치될 수 있다. 상기 적어도 하
나의 더미 패턴은 상기 적어도 하나의 노드 패턴과 동일한 레벨에 위치하면서 동일한 적층 구조를 가질 수
있다. 상기 적어도 하나의 더미 패턴은 상기 제 1 활성 영역에 대해서 상기 적어도 하나의 노드 패턴의 교차 방
향의 직각으로 상기 적어도 하나의 노드 패턴의 주변에 배치될 수 있다. 상기 기판 접속 패턴은 상기 노드 접속
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패턴과 동일 레벨에 배치될 수 있다.
선택된 실시예들에 따라서, 상기 반도체 모듈은 적어도 하나의 더미 패턴을 더 포함할 수 있다. 상기 적어도 하[0035]
나의 더미 패턴은 상기 제 1 활성 영역으로부터 이격해서 상기 비활성 영역에 배치될 수 있다. 상기 적어도 하
나의 더미 패턴은 상기 적어도 하나의 노드 패턴과 동일한 레벨에 위치하면서 동일한 적층 구조를 가질 수
있다. 상기 적어도 하나의 더미 패턴은 상기 제 1 활성 영역에 대해서 상기 적어도 하나의 교차 방향의 직각으
로 상기 적어도 하나의 노드 패턴의 주변에 배치될 수 있다. 상기 기판 접속 패턴은 상기 노드 접속 패턴과 다
른 레벨에 배치될 수 있다.
발명의 효과
상술한 바와 같이, 실시예들은 셀 어레이 영역 내 반도체 기판에 적어도 하나의 셀 매립 패턴 및 주변 회로 영[0036]
역 내 반도체 기판에 노드 패턴들을 제공할 수 있다. 상기 노드 패턴들은 적어도 하나의 셀 매립 패턴과 동일한
레벨에 위치하면서 적어도 하나의 셀 매립 패턴과 동일한 구조를 가질 수 있다. 상기 노드 패턴들은 반도체 기
판과 함께 주변 회로 영역에서 트랜치 형의 커패시터에 포함될 수 있다. 이를 통해서, 상기 트랜치 형의 커패시
터는 종래 기술 대비 큰 크기를 가지는 정전 용량을 가질 수 있다.
실시예들은 셀 어레이 영역 내 반도체 기판 상에 적어도 하나의 스택 형의 커패시터 및 주변 회로 영역 내 반도[0037]
체 기판에 트랜치 형의 커패시터를 포함하는 반도체 장치를 제공할 수 있다. 상기 트랜치 형의 커패시터는 반도
체 장치의 집적 회로에서 디커플링 커패시터에 대응될 수 있다. 상기 반도체 장치는 트랜치 형의 커패시터를 사
용해서 종래 기술 대비 향상된 전기적 특성을 가질 수 있다. 상기 반도체 장치는 반도체 모듈에 배치될 수
있다. 상기 반도체 모듈은 반도체 장치의 트랜치 형의 커패시터를 사용해서 종래 기술 대비 향상된 전기적 특성
을 가질 수 있다.
도면의 간단한 설명
도 1 은 실시예들에 따르는 반도체 장치를 보여주는 평면도이다.[0038]
도 2 는 도 1 의 절단선들 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ' 를 따라 취해서 실시예들에 따르는 반도체 장치를 보여주는 단면도
이다.
도 3 내지 7 은 도 1 의 절단선들 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ' 를 따라 취해서 실시예들에 따르는 반도체 장치의 형성방법
을 보여주는 단면도들이다.
도 8 및 9 는 도 1 의 절단선들 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ' 를 따라 취해서 실시예들에 따르는 반도체 장치의 형성방법을
보여주는 평면도 및 단면도이다.
도 10 및 11 은 도 1 의 절단선들 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ' 를 따라 취해서 실시예들에 따르는 반도체 장치의 형성방법
을 보여주는 평면도 및 단면도이다.
도 12 및 13 은 도 1 의 절단선들 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ' 를 따라 취해서 실시예들에 따르는 반도체 장치의 형성방법
을 보여주는 평면도 및 단면도이다.
도 14 는 도 1 의 절단선들 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ' 를 따라 취해서 실시예들에 따르는 반도체 장치의 형성방법을 보
여주는 평면도이다.
도 15 는 도 1 의 반도체 장치를 포함하는 반도체 모듈을 보여주는 단면도이다.
도 16 은 도 1 의 반도체 장치를 포함하는 프로세서 베이스드 시스템(Processor-based system)을 보여주는 평면
도이다.
발명을 실시하기 위한 구체적인 내용
이제, 실시예들에 따르는 트랜치 형의 커패시터, 및 상기 트랜치 형의 커패시터를 포함하는 반도체 장치는 도 1[0039]
및 2 를 참조해서 보다 상세하게 설명하기로 한다.
도 1 을 참조하면, 실시예들에 따르는 반도체 장치(120)는 셀 어레이 영역(C)에 적어도 하나의 스택 형의 커패[0040]
시터(114), 및 주변 회로 영역에 트랜치 형의 커패시터(118)를 포함할 수 있다. 상기 적어도 하나의 스택 형의
커패시터(114)는 하부 노드(84)를 포함할 수 있다. 상기 적어도 하나의 스택 형의 커패시터(114)는 접속 홀(53)
및 랜딩 홀(73) 중 적어도 하나를 통해서 셀 활성 영역(6)과 전기적으로 접속할 수 있다. 상기 셀 활성 영역
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(6)은 셀 어레이 영역(C)에 적어도 하나 배치될 수 있다.
상기 셀 활성 영역(6)은 접속 홀 및 랜딩 홀(53, 73) 중 적어도 하나로부터 연장해서 하부 노드(84)에 노출될[0041]
수 있다. 상기 셀 활성 영역(6)과 교차하는 셀 매립 패턴(34)이 배치될 수 있다. 상기 셀 매립 패턴(34)은 셀
어레이 영역(C)에 적어도 하나 배치될 수 있다. 상기 트랜치 형의 커패시터(118)는 더미 패턴(DP)들 및 노드 패
턴(38)들을 포함할 수 있다. 상기 더미 패턴(DP)들은 노드 패턴(38)들의 배열 방향에 따라서 위치해서 노드 패
턴(38)들의 양 측부들에 각각 배치될 수 있다. 상기 더미 패턴(DP)들의 각각은 노드 패턴(38)들의 양 측부들의
각각에 적어도 하나 배치될 수 있다.
상기 더미 패턴(DP)들 사이에 제 1 주변 활성 영역(8)이 배치될 수 있다. 상기 제 1 주변 활성 영역(8)은 노드[0042]
패턴(38)들과 중첩할 수 있다. 상기 더미 패턴(DP)들 및 노드 패턴(38)들은 배열 방향에 대해서 직각으로 제 1
주변 활성 영역(8)의 양 측부들에서 단부(End portion)들을 가질 수 있다. 상기 제 1 주변 활성 영역(8)의 주변
에 제 2 주변 활성 영역(9)이 배치될 수 있다. 상기 제 2 주변 활성 영역(9)은 더미 패턴(DP)들 및 노드 패턴
(38)들로부터 이격할 수 있다. 상기 더미 패턴(DP)들 및 노드 패턴(38)들의 배열 방향을 따라서 기판 접속 패턴
(65 또는 104)이 배치될 수 있다.
상기 기판 접속 패턴(65 또는 104)은 접속 홀(53)들을 통해서 제 1 및 2 주변 활성 영역들(8, 9)과 전기적으로[0043]
접속할 수 있다. 상기 기판 접속 패턴(65 또는 104)은 관통 홀(94)들 중 일부를 통해서 제 1 및 2 주변 활성 영
역들(8, 9)과 전기적으로 접속할 수도 있다. 상기 더미 패턴(DP)들 및 노드 패턴(38)들의 배열 방향을 따라서
노드 접속 패턴(108)이 배치될 수 있다. 상기 노드 접속 패턴(108)은 제 1 주변 활성 영역(8)의 일 측부의 주변
에서 관통 홀(94)들 중 나머지를 통해서 노드 패턴(38)들의 단부들과 전기적으로 접속할 수 있다.
상기 노드 접속 패턴(108)은 제 1 주변 활성 영역(8)의 양 측부들의 주변에서 관통 홀(94)들 중 나머지를 적절[0044]
히 배열해서 노드 패턴(38)들의 단부들과 전기적으로 접속할 수도 있다. 이 경우에, 상기 노드 접속 패턴(108)
은 제 1 주변 활성 영역(8)의 양 측부들에 위치하고, 그리고 노드 패턴(38)들의 배열 방향에 대해서 직각으로
배치될 수도 있다.
도 2 를 참조하면, 실시예들에 따르는 반도체 장치(120)는 셀 어레이 영역(C)의 반도체 기판(2)에 적어도 하나[0045]
의 셀 매립 패턴(34)을 포함할 수 있다. 상기 적어도 하나의 셀 매립 패턴(34)은 반도체 기판(2)의 하부측으로
부터 반도체 기판(2)의 상면을 향해서 차례로 적층되는 셀 도전 패턴(22) 및 셀 마스크 패턴(24)을 가질 수 있
다. 상기 적어도 하나의 셀 매립 패턴(34)은 셀 어레이 영역(C)의 반도체 기판(2)에 위치하는 트랜치(15)에 채
워질 수 있다. 상기 셀 어레이 영역(C)의 트랜치(15)는 비활성 영역(4) 및 셀 활성 영역(6)에 배치될 수 있다.
상기 셀 활성 영역(6)은 비활성 영역(4)으로 둘러싸여서 셀 어레이 영역(C)에 적어도 하나 배치될 수 있다. 상[0046]
기 적어도 하나의 셀 매립 패턴(34)은 비활성 영역(4) 및 셀 활성 영역(6)으로 둘러싸일 수 있다. 상기 셀 활성
영역(6)에 셀 불순물 확산 영역(43)들이 배치될 수 있다. 상기 셀 불순물 확산 영역(43)들은 적어도 하나의 셀
매립 패턴(34)의 주변에 배치될 수 있다. 상기 셀 불순물 확산 영역(43)들은 비활성 영역(4) 및 셀 활성 영역
(6)의 상면들로부터 적어도 하나의 셀 매립 패턴(34)의 셀 마스크 패턴(24)의 바닥면 아래로 연장할 수 있다.
상기 적어도 하나의 셀 매립 패턴(34)의 주변에 제 1 셀 플러그(56)가 배치될 수 있다. 상기 제 1 셀 플러그[0047]
(56)는 셀 불순물 확산 영역(43)들 중 선택된 하나와 접촉할 수 있다. 상기 제 1 셀 플러그(56)는 반도체 기판
(2)의 상면으로부터 반도체 기판(2)의 상부측을 향해서 연장할 수 있다. 상기 제 1 셀 플러그(56) 상에 제 2 셀
플러그(76)가 배치될 수 있다. 상기 제 2 셀 플러그(76)는 제 1 셀 플러그(56)와 접촉할 수 있다. 상기 제 1 및
2 셀 플러그들(56, 76)은 셀 플러그(79)를 구성할 수 있다.
상기 제 2 셀 플러그(76) 상에 스택 형의 커패시터(114)가 배치될 수 있다. 상기 스택 형의 커패시터(114)는 하[0048]
부 노드(84) 및 상부 노드(88)를 가질 수 있다. 상기 하부 노드(84) 및 상부 노드(88) 사이에 셀 유전막(도면에
미 도시)이 배치될 수 있다. 한편, 실시예들에 따르는 반도체 장치(120)는 주변 회로 영역(P)의 반도체 기판
(2)에 더미 패턴(DP)들 및 노드 패턴(38)들을 더 포함할 수 있다. 상기 더미 패턴(DP)들 및 노드 패턴(38)들은
반도체 기판(2)에서 적어도 하나의 셀 매립 패턴(34)과 동일한 레벨에 위치할 수 있다.
상기 더미 패턴(DP)들 및 노드 패턴(38)들의 각각은 반도체 기판(2)의 하부측으로부터 반도체 기판(2)의 상면을[0049]
향해서 주변 도전 패턴(26) 및 주변 마스크 패턴(28)을 가질 수 있다. 상기 더미 패턴(DP)들 및 노드 패턴(38)
들은 주변 회로 영역(P)의 반도체 기판(2)에 위치하는 트랜치(15)들에 채워질 수 있다. 상기 더미 패턴(DP)들은
트랜치(15)들에 위치해서 비활성 영역(4)으로 둘러싸일 수 있다. 상기 노드 패턴(38)들은 트랜치(15)들에 위치
해서 비활성 영역(4) 및 제 1 주변 활성 영역(8)으로 둘러싸일 수 있다.
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상기 노드 패턴(38)들은 더미 패턴(DP)들 사이에 배치될 수 있다. 상기 반도체 기판(2), 더미 패턴(DP)들 및 노[0050]
드 패턴(38)들 사이에 주변 유전막(도면에 미도 시)이 배치될 수 있다. 상기 제 1 주변 활성 영역(8)에 제 1 주
변 불순물 확산 영역(46)들이 배치될 수 있다. 상기 제 1 주변 불순물 확산 영역(46)들의 주변에 제 2 주변 불
순물 확산 영역(49)이 배치될 수 있다. 상기 제 2 주변 불순물 확산 영역(49)은 제 2 주변 활성 영역(9)에 배치
될 수 있다.
상기 제 1 및 2 주변 활성 영역들(8, 9)은 셀 활성 영역(6)과 함께 비활성 영역(4)으로 둘러싸일 수 있다. 상기[0051]
제 1 주변 불순물 확산 영역(46)들은 제 1 주변 활성 영역(8)의 상면으로부터 노드 패턴(38)들의 각각의 주변
마스크 패턴(28)의 바닥면 아래로 연장할 수 있다. 상기 제 2 주변 불순물 확산 영역(49)들은 제 2 주변 활성
영역(9)의 상면으로부터 더미 패턴(DP)들의 각각의 주변 마스크 패턴(28)의 바닥면 아래로 연장할 수 있다.
상기 제 1 및 2 주변 활성 영역들(8, 9) 상에 주변 플러그(59)들이 배치될 수 있다. 상기 주변 플러그(59)들은[0052]
반도체 기판(2)의 상면으로부터 반도체 기판(2)의 상부측을 향해서 연장할 수 있다. 상기 주변 플러그(59)들 중
일부는 노드 패턴(38)들 사이에 위치해서 제 1 주변 활성 영역(8)과 접촉할 수 있다. 상기 주변 플러그(59)들
중 나머지는 제 2 주변 활성 영역(9)과 접촉할 수 있다. 상기 주변 플러그(59)들 상에 기판 접속 패턴(65)들이
배치될 수 있다. 상기 기판 접속 패턴(65)은 주변 플러그(59)들과 접촉할 수 있다.
상기 기판 접속 패턴(65)의 주변에 노드 접속 패턴(108)이 배치될 수 있다. 상기 노드 접속 패턴(108)의 레벨은[0053]
기판 접속 패턴(65)의 레벨 대비 높게 위치할 수 있다. 상기 노드 접속 패턴(108)은 스터드(98)들을 통해서 노
드 패턴(38)들의 단부들과 전기적으로 접속할 수 있다. 상기 스터드(Stud; 94)들은 비활성 영역(4)의 상면 상에
서, 그리고 비활성 영역(4)의 상면 아래에서 서로 다른 폭을 가질 수 있다. 상기 스터드(98)들의 각각의 바닥면
의 폭은 노드 패턴(38)들의 각각의 주변 도전 패턴(26)의 폭과 동일할 수 있다.
상기 노드 접속 패턴(108)은 반도체 기판(2), 노드 패턴(38)들, 제 1 및 2 주변 불순물 확산 영역들(46, 49),[0054]
주변 플러그(59)들, 기판 접속 패턴(65) 및 스터드(98)들과 함께 트랜치 형의 커패시터(118)를 구성할 수 있다.
상기 트랜치 형의 커패시터(118)는 반도체 기판(2)의 트랜치(15)들에 배치되기 때문에 종래 기술 대비 큰 면적
을 가질 수 있다. 상기 반도체 기판(2) 상에 제 1 층간 절연막(50)이 배치될 수 있다. 상기 제 1 층간 절연막
(50)은 셀 어레이 영역(C) 및 주변 회로 영역(P)에서 접속 홀(53)들을 가질 수 있다.
상기 접속 홀(53)들은 셀 어레이 영역(C)에서 제 1 셀 플러그(56), 주변 회로 영역(P)에서 주변 플러그(59)들로[0055]
채워질 수 있다. 상기 제 1 층간 절연막(50) 상에 제 2 층간 절연막(70)이 배치될 수 있다. 상기 제 2 층간 절
연막(70)은 기판 접속 패턴(65)을 덮으면서 랜딩 홀(73)을 가질 수 있다. 상기 랜딩 홀(73)은 제 2 셀 플러그
(76)로 채워질 수 있다. 상기 제 2 층간 절연막(70) 및 노드 접속 패턴(108) 사이에 제 3 층간 절연막(90)이 배
치될 수 있다. 상기 제 3 층간 절연막(90)은 스택 형의 커패시터(114)를 덮을 수 있다.
상기 제 1 내지 3 층간 절연막들(50, 70, 90)에 관통 홀(94)들이 배치될 수 있다. 상기 관통 홀(94)들은 노드[0056]
패턴(38)들의 단부들과 정렬할 수 있다. 상기 관통 홀(94)들은 스터드(98)들로 채워질 수 있다.
(제 1 실시예)[0057]
도 3 내지 5 는 도 1 의 절단선들 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ' 를 따라 취해서 실시예들에 따르는 반도체 장치의 형성방법[0058]
을 보여주는 단면도들이다.
도 3 을 참조하면, 실시예들에 따라서 반도체 기판(2)을 준비할 수 있다. 상기 반도체 기판(2)은 도 1 의 셀 어[0059]
레이 영역(C) 및 주변 회로 영역(P)을 가질 수 있다. 상기 반도체 기판(2)은 N 형 또는 P 형의 도전성을 가질
수 있다. 상기 반도체 기판(2)에 비활성 영역(4)을 형성할 수 있다. 상기 비활성 영역(4)은 셀 어레이 영역(C)
의 반도체 기판(2)에 적어도 하나의 셀 활성 영역(6)을 한정할 수 있다. 상기 비활성 영역(4)은 주변 회로 영역
(P)의 반도체 기판(2)에 제 1 및 2 주변 활성 영역들(8, 9)을 한정할 수 있다.
상기 반도체 기판(2)에 트랜치(15)들을 형성할 수 있다. 상기 트랜치(15)들은 반도체 기판(2)의 상면으로부터[0060]
반도체 기판(2)의 하부측을 향해서 연장할 수 있다. 상기 트랜치(15)들은 비활성 영역(4), 적어도 하나의 셀 활
성 영역(6), 그리고 제 1 및 2 주변 활성 영역들(8, 9)에 형성될 수 있다. 상기 셀 어레이 영역(C)의 트랜치
(15)는 제 1 깊이(D1) 및 제 1 폭(W1)을 가질 수 있다. 상기 주변 회로 영역(P)의 트랜치(15)들의 각각은 제 2
깊이(D2) 및 제 2 폭(W2)을 가질 수 있다.
상기 셀 어레이 영역(C)의 트랜치(15)에 셀 도전 패턴(22) 및 셀 마스크 패턴(24)을 차례로 형성할 수 있다. 상[0061]
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기 셀 도전 패턴(22)은 도전 물질을 가질 수 있다. 상기 마스크 패턴(24)은 절연 물질을 가질 수 있다. 상기 셀
도전 패턴(22) 및 셀 마스크 패턴(24)은 적어도 하나의 셀 매립 패턴(34)을 구성할 수 있다. 상기 적어도 하나
의 셀 매립 패턴(34)은 게이트 패턴 또는 비트라인 패턴일 수 있다. 상기 주변 회로 영역(P)의 트랜치(15)들의
각각에 주변 도전 패턴(26) 및 주변 마스크 패턴(28)을 차례로 형성할 수 있다.
상기 주변 도전 패턴(26) 및 주변 마스크 패턴(28)은 셀 도전 패턴(22) 및 셀 마스크 패턴(24)과 동일한 단계[0062]
(Step)들에서 형성되거나 다른 단계들에서 형성될 수 있다. 상기 주변 도전 패턴(26) 및 주변 마스크 패턴(28)
은 더미 패턴(DP)들 및 노드 패턴(38)들의 각각을 구성할 수 있다. 상기 더미 패턴(DP)들은 비활성 영역(4)의
트랜치(15)들에 형성될 수 있다. 상기 노드 패턴(38)들은 비활성 영역(4) 및 제 1 주변 활성 영역(8)에 형성될
수 있다.
상기 비활성 영역(4), 제 1 주변 활성 영역(8), 더미 패턴(DP)들 및 노드 패턴(38)들 사이에 주변 유전막들(도[0063]
면에 미 도시)을 형성할 수 있다. 상기 주변 유전막은 절연 물질을 포함할 수 있다. 상기 적어도 하나의 셀 활
성 영역(6)에 셀 불순물 확산 영역(43)들을 형성할 수 있다. 상기 셀 불순물 확산 영역(43)들은 반도체 기판
(2)과 동일하거나 다른 도전성을 가질 수 있다. 상기 셀 불순물 확산 영역(43)들은 적어도 하나의 셀 활성 영역
(6)의 상면으로부터 적어도 하나의 셀 매립 패턴(34)의 셀 마스크 패턴(24)의 바닥면 아래로 연장할 수 있다.
상기 제 1 및 2 주변 활성 영역들(8, 9)에 제 1 및 2 주변 불순물 확산 영역들(46, 49)을 형성할 수 있다. 상기[0064]
제 1 주변 불순물 확산 영역들(46)은 제 2 주변 불순물 확산 영역(49)과 동일 레벨에 형성되거나 다른 레벨에
형성될 수 있다. 상기 제 1 주변 불순물 확산 영역(46)들은 제 2 주변 불순물 확산 영역(49)과 다른 단계에서
형성될 수 있다. 상기 제 1 주변 불순물 확산 영역들(46)은 셀 불순물 확산 영역(43)과 동일한 도전성을 가지거
나 다른 도전성을 가질 수 있다.
상기 제 1 주변 불순물 확산 영역들(46)은 셀 불순물 확산 영역(43)과 동일한 단계에서 형성되거나 다른 단계에[0065]
서 형성될 수 있다. 상기 제 2 주변 불순물 확산 영역(49)은 제 1 주변 불순물 확산 영역(46)들과 다른 도전성
을 가질 수 있다.
도 4 를 참조하면, 실시예들에 따라서, 상기 비활성 영역(4), 적어도 하나의 셀 활성 영역(6), 그리고 제 1 및[0066]
2 주변 활성 영역들(8, 9) 상에 제 1 층간 절연막(50)을 형성할 수 있다. 상기 제 1 층간 절연막(50)은 적어도
하나의 셀 매립 패턴(34), 더미 패턴(DP)들, 노드 패턴(38)들, 셀 불순물 확산 영역(43)들, 그리고 제 1 및 2
주변 불순물 확산 영역들(46, 49)을 덮을 수 있다. 상기 제 1 층간 절연막(50)은 절연 물질을 포함할 수 있다.
상기 제 1 층간 절연막(50)에 접속 홀(53)들을 형성할 수 있다.
상기 접속 홀(53)들은 셀 불순물 확산 영역(43)들 중 선택된 하나, 제 1 및 2 주변 불순물 확산 영역들(46, 4[0067]
9)을 노출시킬 수 있다. 상기 접속 홀(53)들에 제 1 셀 플러그(56) 및 주변 플러그(59)들을 형성할 수 있다. 상
기 제 1 셀 플러그(56) 및 주변 플러그(59)들은 접속 홀(53)들을 충분히 채울 수 있다. 상기 제 1 셀 플러그
(56)는 주변 플러그(59)들과 동일하거나 다른 도전 물질을 포함할 수 있다. 상기 제 1 셀 플러그(56)는 주변 플
러그(59)들과 동일한 단계에서 형성되거나 다른 단계에서 형성될 수 있다.
상기 제 1 셀 플러그(56) 및 주변 플러그(59)들을 덮도록 제 1 층간 절연막(50) 상에 기판 접속 패턴(65)을 형[0068]
성할 수 있다. 상기 기판 접속 패턴(65)은 제 1 셀 플러그(56)를 노출시킬 수 있다. 상기 기판 접속 패턴(65)은
주변 플러그(59)들과 동일하거나 다른 도전 물질을 포함할 수 있다. 상기 제 1 셀 플러그(56) 및 기판 접속 패
턴(65)을 덮도록 제 1 층간 절연막(50) 상에 제 2 층간 절연막(70)을 형성할 수 있다.
상기 제 2 층간 절연막(70)은 제 1 층간 절연막(50)과 동일하거나 다른 절연 물질을 포함할 수 있다. 상기 제 2[0069]
층간 절연막(70)에 랜딩 홀(73)을 형성할 수 있다. 상기 랜딩 홀(73)은 제 1 셀 플러그(56)에 정렬해서 제 1 셀
플러그(56)를 노출시킬 수 있다. 상기 랜딩 홀(73)에 제 2 셀 플러그(76)를 형성할 수 있다. 상기 제 2 셀 플러
그(76)는 제 1 셀 플러그(56)와 동일하거나 다른 도전 물질을 포함할 수 있다. 상기 제 1 및 2 셀 플러그들(56,
76)은 셀 플러그(79)를 구성할 수 있다.
도 5 를 참조하면, 실시예들에 따라서, 상기 제 2 층간 절연막(70) 상에 스택 형의 커패시터(114)를 형성할 수[0070]
있다. 상기 스택 형의 커패시터(114)는 하부 노드(84), 셀 유전막(도면에 미도시) 및 상부 노드(88)를 가질 수
있다. 상기 하부 노드(84)는 상부 노드(88)와 동일하거나 다른 도전 물질을 포함할 수 있다. 상기 셀 유전막은
절연 물질을 포함할 수 있다. 상기 스택 형의 커패시터(114)는 하부 노드(84)를 통해서 제 2 셀 플러그(76)와
전기적으로 접속할 수 있다.
상기 스택 형의 커패시터(114)를 덮도록 제 2 층간 절연막(70) 상에 제 3 층간 절연막(90)을 형성할 수 있다.[0071]
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상기 제 3 층간 절연막(90)은 제 2 층간 절연막(70)과 동일하거나 다른 절연 물질을 포함할 수 있다. 상기 제 1
내지 3 층간 절연막들(50, 70, 90), 그리고 노드 패턴(38)들의 주변 마스크 패턴(28)들에 관통 홀(94)들을 형성
할 수 있다. 좀 더 상세하게 설명하면, 상기 관통 홀(94)들은 제 1 내지 3 층간 절연막들(50, 70, 90)에 위치해
서 도 1 의 제 1 주변 활성 영역(8)의 적어도 일측부의 주변의 노드 패턴(38)들의 주변 마스크 패턴(28)들을 지
날 수 있다.
상기 관통 홀(94)들은 제 1 주변 활성 영역(8)의 적어도 일측부의 주변의 노드 패턴(38)들의 주변 도전 패턴[0072]
(26)들을 노출시킬 수 있다. 상기 관통 홀(94)들의 폭은 비활성 영역(4)의 상면 상에서, 그리고 비활성 영역
(4)의 상면 아래에서 서로 다른 크기들을 가질 수 있다. 상기 관통 홀(94)들에 스터드(98)들을 형성할 수 있다.
상기 스터드(98)들은 관통 홀(94)들을 충분히 채울 수 있다. 상기 스터드(98)들은 주변 도전 패턴(26)들과 동일
하거나 다른 도전 물질을 가질 수 있다. 상기 스터드(98)들을 덮도록 제 3 층간 절연막(90) 상에 노드 접속 패
턴(108)을 형성할 수 있다.
상기 노드 접속 패턴(108)은 스터드(98)들과 동일하거나 다른 도전 물질을 포함할 수 있다. 상기 노드 접속 패[0073]
턴(108)은 반도체 기판(2), 제 1 및 2 주변 활성 영역들(8, 9), 노드 패턴(38)들, 제 1 및 2 주변 불순물 확산
영역들(46, 49) 및 기판 접속 패턴(65)과 함께 트랜치 형의 커패시터(118)를 구성할 수 있다. 상기 트랜치 형의
커패시터(118)는 스택 형의 커패시터(114)와 함께 실시예들에 따르는 반도체 장치(120)를 구성할 수 있다. 이를
통해서, 상기 실시예들에 따르는 반도체 장치(120)는 셀 어레이 영역(C) 및 주변 회로 영역(P)의 A, B, C 영역
들에서 선택된 구조물들(Structures)을 도 5 와 같이 가질 수 있다.
한편, 상기 스택 형의 커패시터(114)의 상부 노드(88)는 트랜치 형의 커패시터(118)의 기판 접속 패턴(65)과 실[0074]
질적으로 동일 레벨에 형성될 수도 있다. 이를 위해서, 상기 제 2 층간 절연막(70)이 형성되기 전에, 상기 제 1
층간 절연막(50) 상에 하부 전극(84)을 먼저 형성시킬 수도 있다. 다음으로, 상기 제 1 층간 절연막(50) 상에
기판 접속 패턴(65) 및 상부 노드(88)을 형성시킬 수도 있다. 계속해서, 상기 기판 접속 패턴(65) 및 상부 노드
(88)을 덮도록 제 1 층간 절연막(50) 상에 제 2 층간 절연막(70)을 형성시킬 수도 있다.
상기 제 1 및 2 층간 절연막들(50, 70)에 스터드(98)들을 형성시킬 수도 있다. 상기 제 2 층간 절연막(70) 상에[0075]
노드 접속 패턴(108)을 형성시킬 수도 있다. 이 경우에, 상기 제 3 절연막(90)은 반도체 장치(120) 내 형성되지
않을 수도 있다. 이와는 반대로, 상기 트랜치 형의 커패시터(118)의 기판 접속 패턴(65)은 스택 형의 커패시터
(114)의 상부 노드(88)와 실질적으로 동일 레벨에 형성될 수도 있다. 이를 위해서, 상기 기판 접속 패턴(65)은
제 2 층간 절연막(70) 상에 형성될 수도 있다.
상기 제 1 및 2 층간 절연막들(50, 70)은 기판 접속 패턴(65) 아래에 주변 플러그(59)들을 가질 수도 있다. 상[0076]
기 주변 플러그(59)들은 제 1 및 2 주변 활성 영역들(8, 9), 그리고 기판 접속 패턴(65)과 접촉할 수 있다. 또
한, 상기 기판 접속 패턴(65)은 노드 접속 패턴과 동일 레벨에 형성될 수도 있다. 이 경우에, 상기 노드 접속
패턴(108)은 기판 접속 패턴(65)과 동일하거나 다른 물질을 포함할 수도 있다. 상기 스터드(98)들은 주변 플러
그(59)들과 동일하거나 다른 물질을 포함할 수도 있다.
또한, 상기 기판 접속 패턴(65), 상부 노드(88) 및 노드 접속 패턴(108)은 제 1 내지 3 층간 절연막들(50, 70,[0077]
90) 중 선택된 하나 상에 형성될 수도 있다.
(제 2 실시예)[0078]
도 6 은 도 1 의 절단선들 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ' 를 따라 취해서 실시예들에 따르는 반도체 장치의 형성방법을 보여[0079]
주는 단면도이다. 도 6 은 도 3 내지 5 와 동일한 부재에 대해서 동일한 부호를 사용하기로 한다.
도 6 을 참조하면, 실시예들에 따라서, 도 3 의 반도체 기판(2)을 준비할 수 있다, 상기 반도체 기판(2)은 셀[0080]
어레이 영역(C) 및 주변 회로 영역(P)을 가질 수 있다. 상기 셀 어레이 영역(C) 및 주변 회로 영역(P) 상에 도
3 내지 5 의 공정 단계들을 수행할 수 있다. 상기 셀 어레이 영역(C)의 A 영역은 도 5 의 A 영역과 동일한 구조
물을 가질 수 있다. 상기 주변 활성 영역(P)의 B 영역은 도 5 의 B 영역과 동일한 구조물을 가질 수 있다. 그러
나, 상기 주변 활성 영역(P)의 C 영역은 도 5 의 C 영역과 유사한 구조물을 가질 수 있다.
이 경우에, 상기 주변 활성 영역(P)의 C 영역 내 관통 홀(94)들은 비활성 영역(4), 주변 마스크 패턴(28)들 및[0081]
제 1 내지 3 층간 절연막들(50, 70, 90)을 지나서 주변 도전 패턴(38)들의 상부측을 노출시킬 수 있다. 상기 관
통 홀(94)들은 도 5 와 다르게 비활성 영역(4)의 상면 상에서, 및 비활성 영역(4)의 상면 아래에서 동일한 폭을
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갖는다. 상기 관통 홀(94)들에 스터드(98)들을 형성할 수 있다. 상기 스터드(98)들의 하부측은 주변 도전 패턴
(26)들의 상부측을 감쌀 수 있다.
이를 통해서, 상기 셀 어레이 영역(C)의 스택 형의 커패시터(114) 및 주변 회로 영역(P)의 트랜치 형의 커패시[0082]
터(118)는 실시예들에 따르는 반도제 장치(120)들을 구성할 수 있다. 한편, 상기 셀 어레이 영역(C)의 A 영역
내 상부 노드(88) 및 주변 회로 영역(P)의 B 영역의 기판 접속 패턴(65)은 도 5 와 동일한 공정 단계들을 통해
서 제 1 층간 절연막(50) 또는 제 2 층간 절연막(90) 상에 형성될 수도 있다.
또한, 상기 주변 회로 영역(P)의 B 및 C 영역들의 기판 접속 패턴(65) 및 노드 접속 패턴(108)은 도 5 와 동일[0083]
한 공정 단계들을 통해서 동일 레벨에 형성될 수도 있다. 더불어서, 상기 기판 접속 패턴(65), 상부 노드(88)
및 노드 접속 패턴(108)은 도 5 와 동일한 공정 단계들을 통해서 동일 레벨에 형성될 수 있다.
(제 3 실시예)[0084]
도 7 은 도 1 의 절단선들 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ' 를 따라 취해서 실시예들에 따르는 반도체 장치의 형성방법을 보여[0085]
주는 단면도이다. 도 7 은 도 3 내지 5 와 동일한 부재에 대해서 동일한 부호를 사용하기로 한다.
도 7 을 참조하면, 실시예들에 따라서, 도 3 의 반도체 기판(2)을 준비할 수 있다, 상기 반도체 기판(2)은 셀[0086]
어레이 영역(C) 및 주변 회로 영역(P)을 가질 수 있다. 상기 셀 어레이 영역(C) 및 주변 회로 영역(P) 상에 도
3 내지 5 의 공정 단계들을 수행할 수 있다. 상기 셀 어레이 영역(C)의 A 영역은 도 5 의 A 영역과 동일한 구조
물을 가질 수 있다. 상기 주변 활성 영역(P)의 C 영역은 도 5 의 C 영역과 동일한 구조물을 가질 수 있다. 그러
나, 상기 주변 활성 영역(P)의 B 영역은 도 5 의 B 영역과 다른 구조물을 가질 수 있다.
이 경우에, 상기 주변 활성 영역(P)의 B 영역은 제 1 층간 절연막(50)에 도 5 의 주변 플러그(59)들 및 제 2 층[0087]
간 절연막(70) 상에 도 5 의 기판 접속 플러그(65)를 가지지 않을 수 있다. 계속해서, 상기 셀 어레이 영역(C)
내 제 2 층간 절연막(70) 상에 스택 형의 커패시터(114)를 형성할 수 있다. 상기 스택 형의 커패시터(114)를 덮
도록 셀 어레이 영역(C) 및 주변 회로 영역(P)의 제 2 층간 절연막(70) 상에 제 3 층간 절연막(90)을 형성할 수
있다. 상기 주변 활성 영역(P)의 B 영역의 제 1 내지 3 층간 절연막들(50, 70, 90)에 관통 홀(94)들을 형성할
수 있다.
상기 관통 홀(94)들은 주변 활성 영역(P)의 C 영역 내 관통 홀(94)들과 동일한 단계에서 형성되거나 다른 단계[0088]
에서 형성될 수 있다. 상기 관통 홀(94)들은 제 1 및 2 주변 활성 영역들(8, 9)을 노출시킬 수 있다. 상기 관통
홀(94)들에 스터드(98)들을 형성할 수 있다. 상기 스터드(98)들은 주변 활성 영역(P)의 C 영역 내 스터드(98)들
과 동일한 단계에서 형성되거나 다른 단계에서 형성될 수 있다. 상기 스터드(98)들을 덮도록 제 3 층간 절연막
(90) 상에 기판 접속 패턴(104)을 형성할 수 있다.
상기 기판 접속 패턴(104)은 주변 활성 영역(P)의 C 영역 내 노드 접속 패턴(108)과 동일한 단계에서 형성되거[0089]
나 다른 단계에서 형성될 수 있다. 상기 노드 접속 패턴(108)은 반도체 기판(2), 제 1 및 2 주변 활성 영역들
(8, 9), 노드 패턴(38)들, 제 1 및 2 주변 불순물 확산 영역들(46, 49) 및 기판 접속 패턴(104)과 함께 트랜치
형의 커패시터(118)를 구성할 수 있다. 상기 트랜치 형의 커패시터(118)는 스택 형의 커패시터(114)와 함께 실
시예들에 따르는 반도체 장치(120)를 구성할 수 있다.
한편, 상기 셀 어레이 영역(C)의 A 영역 내 스택 형의 커패시터(114)는 제 1 층간 절연막(50)에 위치해서 셀 불[0090]
순물 영역(43)들 중 선택된 하나와 직접적으로 접촉할 수도 있다. 상기 스택 형의 커패시터(114)는 제 1 층간
절연막(50) 상에 위치해서 제 1 셀 플러그(56)들을 통해서 셀 불순물 영역(43)들 중 선택된 하나와 전기적으로
접속할 수도 있다. 이와는 다르게, 상기 제 2 층간 절연막(70) 상에 기판 접속 패턴(104) 및 상기 제 3 층간 절
연막(90) 상에 스택 형의 커패시터(114)를 형성시킬 수도 있다.
이 경우에, 상기 셀 활성 영역(C) 내 A 영역은 제 2 및 3 층간 절연막들(70, 90)에 제 2 셀 플러그(76)를 가질[0091]
수도 있다. 상기 주변 활성 영역(P)의 B 영역 내 스터드(98)들은 제 1 및 2 층간 절연막들(50, 70)에 형성될 수
도 있다.
(제 4 실시예)[0092]
도 8 및 9 는 도 1 의 절단선들 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ' 를 따라 취해서 실시예들에 따르는 반도체 장치의 형성방법을[0093]
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보여주는 평면도 및 단면도이다. 도 8 및 9 는 도 1 내지 5 와 동일한 부재에 대해서 동일한 부호를 사용하기로
한다.
도 8 을 참조하면, 실시예들에 따르는 반도체 장치(120)는 셀 어레이 영역(C)에 적어도 하나의 셀 활성 영역[0094]
(6), 적어도 하나의 셀 매립 패턴(34), 접속 홀(53), 랜딩 홀(73) 및 적어도 하나의 스택 형의 커패시터(114)를
포함할 수 있다. 상기 적어도 하나의 셀 활성 영역(6), 적어도 하나의 셀 매립 패턴(34), 접속 홀(53), 랜딩 홀
(73) 및 적어도 하나의 스택 형의 커패시터(114) 사이의 배치 관계는 도 1 과 동일할 수 있다.
실시예들에 따르는 반도체 장치(120)는 주변 회로 영역(P)에 트랜치 형의 커패시터(118)를 더 포함할 수 있다.[0095]
상기 트랜치 형의 커패시터(118)는 제 1 및 2 주변 활성 영역들(8, 9), 더미 패턴(DP)들, 노드 패턴(38)들, 기
판 접속 패턴(65), 접속 홀(53)들, 관통 홀(94)들 및 노드 접속 패턴(108)을 가질 수 있다. 상기 제 1 및 2 주
변 활성 영역들(8, 9), 더미 패턴(DP)들, 노드 패턴(38)들 사이의 배치 관계는 도 1 과 동일할 수 있다. 상기
접속 홀(53)들 및 기판 접속 패턴(65)은 제 1 및 2 주변 활성 영역들(8, 9)에 대해서 도 1 과 동일한 배치 관계
를 가질 수 있다.
상기 관통 홀(94)들 및 노드 접속 패턴(108)은 노드 패턴(38)들에 대해서 도 1 과 다른 배치 관계를 가질 수 있[0096]
다. 이 경우에, 상기 관통 홀(94)들은 노드 패턴(38)들의 배열 방향에 대해서 직각으로 제 1 주변 활성 영역
(8)의 양 측부들의 주변에 배치된다. 좀 더 상세하게 설명하면, 상기 관통 홀(94)들은 노드 패턴(38)의 배열 방
향을 따라서 노드 패턴(38)들로부터 순서적으로 두 개 마다 선택된 단부들(selected end portions every
second one sequentially from the node patterns)에 배치될 수 있다.
상기 관통 홀(94)들은 노드 패턴(38)의 배열 방향을 따라서 노드 패턴(38)들로부터 순서적으로 세 개 마다 선택[0097]
된 단부들에 배치될 수도 있다. 상기 노드 접속 패턴(108)은 제 1 주변 활성 영역(8)의 주변에 배치될 있다. 좀
더 상세하게 설명하면, 상기 노드 접속 패턴(108)은 노드 패턴(38)들의 양 측부들 중 선택된 하나를 개구
(Opening)하면서 노드 패턴(38)들의 주변에 배치될 수 있다. 상기 노드 접속 패턴(108)은 노드 패턴(38)들의 주
변을 둘러쌀 수 있다. 상기 노드 접속 패턴(108)은 관통 홀(94)들을 통해서 노드 패턴(38)들과 전기적으로 접속
할 수 있다.
도 9 를 참조하면, 실시예들에 따라서, 도 3 의 반도체 기판(2)을 준비할 수 있다, 상기 반도체 기판(2)은 셀[0098]
어레이 영역(C) 및 주변 회로 영역(P)을 가질 수 있다. 상기 셀 어레이 영역(C) 및 주변 회로 영역(P) 상에 도
3 내지 5 의 공정 단계들을 수행할 수 있다. 상기 셀 어레이 영역(C)의 A 영역은 도 5 의 A 영역과 동일한 구조
물을 가질 수 있다. 상기 주변 활성 영역(P)의 B 영역은 도 5 의 B 영역과 유사한 구조물을 가질 수 있다.
좀 더 상세하게 설명하면, 상기 주변 활성 영역(P)의 B 영역은 제 3 층간 절연막(90) 아래에서 도 5 의 B 영역[0099]
과 동일한 구조물을 가질 수 있다. 상기 주변 활성 영역(P)의 B 영역은 제 3 층간 절연막(90) 상에 노드 접속
패턴(108)을 가질 수 있다. 더불어서, 상기 주변 활성 영역(P)의 C 영역은 도 5 의 C 영역과 유사한 구조물을
가질 수 있다. 좀 더 상세하게 설명하면, 상기 주변 활성 영역(P)의 C 영역은 비활성 영역(4) 상에 제 1 내지 3
층간 절연막들을 가질 수 있다. 상기 제 1 내지 3 층간 절연막들에 관통 홀(94)을 형성할 수 있다.
상기 관통 홀(94)은 노드 패턴(38)들 중 선택된 하나와 정렬할 수 있다. 상기 관통 홀(94)은 도 2 또는 5 의 관[0100]
통 홀(94)들의 각각과 동일한 구조를 가질 수 있다. 상기 관통 홀(94)은 도 6 의 관통 홀(94)들의 각각과 동일
한 구조를 가질 수도 있다. 상기 관통 홀(94)에 스터드(98)를 형성할 수 있다. 상기 스터드(98)는 관통 홀(94)
을 충분히 채울 수 있다. 상기 스터드(98)를 덮도록 제 3 층간 절연막(90) 상에 노드 접속 패턴(108)을 형성할
수 있다.
상기 노드 접속 패턴(108)은 주변 활성 영역(P)의 B 영역의 노드 접속 패턴(108)과 동일한 단계에서 형성될 수[0101]
있다. 상기 노드 접속 패턴(108)은 반도체 기판(2), 제 1 및 2 주변 활성 영역들(8, 9), 노드 패턴(38)들, 제 1
및 2 주변 불순물 확산 영역들(46, 49) 및 기판 접속 패턴(65)과 함께 트랜치 형의 커패시터(118)를 구성할 수
있다. 상기 트랜치 형의 커패시터(118)는 스택 형의 커패시터(114)와 함께 실시예들에 따르는 반도체 장치(12
0)를 구성할 수 있다.
한편, 상기 셀 어레이 영역(C)의 A 영역 내 상부 노드(88) 및 주변 회로 영역(P)의 B 영역의 기판 접속 패턴[0102]
(65)은 도 5 와 동일한 공정 단계들을 통해서 제 1 층간 절연막(50) 또는 제 2 층간 절연막(70) 상에 형성될 수
있다. 또한, 상기 상부 노드(88)는 노드 접속 패턴(108) 대비 높은 레벨에 형성될 수도 있다. 더불어서, 상기
상부 노드(88)는 노드 접속 패턴(108)과 동일한 레벨에 형성될 수도 있다.
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(제 5 실시예)[0103]
도 10 및 11 은 도 1 의 절단선들 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ' 를 따라 취해서 실시예들에 따르는 반도체 장치의 형성방법[0104]
을 보여주는 평면도 및 단면도이다. 도 10 및 11 은 도 1 내지 5 와 동일한 부재에 대해서 동일한 부호를 사용
하기로 한다.
도 10 을 참조하면, 실시예들에 따르는 반도체 장치(120)는 셀 어레이 영역(C)에 적어도 하나의 셀 활성 영역[0105]
(6), 적어도 하나의 셀 매립 패턴(34), 접속 홀(53), 랜딩 홀(73) 및 적어도 하나의 스택 형의 커패시터(114)를
포함할 수 있다. 상기 적어도 하나의 셀 활성 영역(6), 적어도 하나의 셀 매립 패턴(34), 접속 홀(53), 랜딩 홀
(73) 및 적어도 하나의 스택 형의 커패시터(114) 사이의 배치 관계는 도 1 과 동일할 수 있다.
실시예들에 따르는 반도체 장치(120)는 주변 회로 영역(P)에 트랜치 형의 커패시터(118)를 더 포함할 수 있다.[0106]
상기 트랜치 형의 커패시터(118)는 제 1 및 2 주변 활성 영역들(8, 9), 더미 패턴(DP)들, 노드 패턴(38)들, 기
판 접속 패턴(65 또는 104), 접속 홀(53)들, 관통 홀(94)들 및 노드 접속 패턴(108)을 가질 수 있다. 상기 제 1
및 2 주변 활성 영역들(8, 9), 더미 패턴(DP)들 및 노드 패턴(38)들 사이의 배치 관계는 도 1 과 동일할 수 있
다.
그러나, 상기 트랜치 형의 커패시터(118)는 노드 패턴(38)들 사이에 연결선(Connection line; CL)들을 가질 수[0107]
있다. 상기 연결선(CL)들은 노드 패턴(38)들의 배열 방향을 따라서 제 1 주변 활성 영역(8)의 일 측부의 주변에
서 노드 패턴(38)들의 단부들을 이어줄 수 있다. 상기 접속 홀(53)들 및 기판 접속 패턴(65)은 제 1 및 2 주변
활성 영역들(8, 9)에 대해서 도 1, 2, 5 및 6 과 동일한 배치 관계를 가질 수 있다. 상기 관통 홀(94)들 중 일
부, 및 기판 접속 패턴(104)은 제 1 및 2 주변 활성 영역들(8, 9)에 대해서 도 1 및 7 과 동일한 배치 관계를
가질 수 있다.
상기 노드 접속 패턴(108)은 제 1 주변 활성 영역(8)의 일 측부의 주변에서 노드 패턴(38)들 및 연결선(CL)들과[0108]
중첩할 수 있다. 상기 노드 접속 패턴(108)은 관통 홀(94)들 중 나머지를 통해서 노드 패턴(38)들 및 연결선
(CL)들 중 적어도 하나와 전기적으로 접속할 수 있다.
도 11 을 참조하면, 실시예들에 따라서, 도 3 의 반도체 기판(2)을 준비할 수 있다, 상기 반도체 기판(2)은 셀[0109]
어레이 영역(C) 및 주변 회로 영역(P)을 가질 수 있다. 상기 셀 어레이 영역(C) 및 주변 회로 영역(P) 상에 도
3 내지 5 의 공정 단계들을 수행할 수 있다. 상기 셀 어레이 영역(C)의 A 영역은 도 5 의 A 영역과 동일한 구조
물을 가질 수 있다. 상기 주변 활성 영역(P)의 B 영역은 도 5 의 B 영역과 동일한 구조물을 가질 수 있다. 상기
주변 활성 영역(P)의 C 영역은 도 5 의 C 영역과 다른 구조물을 가질 수 있다.
좀 더 상세하게 설명하면, 상기 주변 활성 영역(P)의 C 영역은 비활성 영역(4)에 노드 패턴(38)들 및 연결선[0110]
(CL)들을 갖는다. 상기 연결선(CL)들은 노드 패턴(38)들 사이를 이어주면서 노드 패턴(38)들의 배열 방향을 따
라서 배치될 수 있다. 상기 연결선(CL)들은 노드 패턴(38)들과 동일한 레벨에 형성될 수 있다. 상기 연결선(C
L)들은 노드 패턴(38)들과 동일한 구조를 가질 수 있다. 상기 연결선(CL)들 및 노드 패턴(38)들 상에 제 1 내지
3 층간 절연막들(50, 70, 90)을 형성할 수 있다.
상기 제 1 내지 3 층간 절연막들(50, 70, 90)에 관통 홀(94)을 형성할 수 있다. 상기 관통 홀(94)은 노드 패턴[0111]
(38)들 및 연결선(CL)들 중 적어도 하나의 주변 마스크 패턴(28), 그리고 제 1 내지 3 층간 절연막들(50, 70,
90)을 지나서 주변 도전 패턴(26)을 노출시킬 수 있다. 상기 관통 홀(94)은 비활성 영역(4)의 상면 상에서, 및
비활성 영역(4)의 상면 아래에서 동일한 폭을 가질 수 있다. 상기 관통 홀(94)은 비활성 영역(4)의 상면
상에서, 및 비활성 영역(4)의 상면 아래에서 서로 다른 폭들을 가질 수도 있다. 상기 관통 홀(94)에 스터드(9
8)를 형성할 수 있다.
상기 스터드(98)는 관통 홀(94)을 충분히 채울 수 있다. 상기 스터드(98)를 덮도록 제 3 층간 절연막(90) 상에[0112]
노드 접속 패턴(108)을 형성할 수 있다. 상기 노드 접속 패턴(108)은 반도체 기판(2), 제 1 및 2 주변 활성 영
역들(8, 9), 노드 패턴(38)들, 제 1 및 2 주변 불순물 확산 영역들(46, 49) 및 기판 접속 패턴(65)과 함께 트랜
치 형의 커패시터(118)를 구성할 수 있다. 상기 트랜치 형의 커패시터(118)는 스택 형의 커패시터(114)와 함께
실시예들에 따르는 반도체 장치(120)를 구성할 수 있다.
한편, 상기 셀 어레이 영역(C)의 A 영역 내 상부 노드(88) 및 주변 회로 영역(P)의 B 영역의 기판 접속 패턴[0113]
(65)은 도 5 와 동일한 공정 단계들을 통해서 제 1 층간 절연막(50) 또는 제 2 층간 절연막(70) 상에 형성될 수
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도 있다. 또한, 상기 기판 접속 패턴(65)은 도 5 와 동일한 공정 단계들을 통해서 노드 접속 패턴(108)과 동일
레벨에 형성될 수도 있다. 더불어서, 상기 기판 접속 패턴(65), 상부 노드(88) 및 노드 접속 패턴(108)은 도 5
와 동일한 공정 단계들을 통해서 동일한 레벨에 형성될 수도 있다.
(제 6 실시예)[0114]
도 12 및 13 은 도 1 의 절단선들 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ' 를 따라 취해서 실시예들에 따르는 반도체 장치의 형성방법[0115]
을 보여주는 평면도 및 단면도이다. 도 12 및 13 은 도 1 내지 5 와 동일한 부재에 대해서 동일한 부호를 사용
하기로 한다.
도 12 를 참조하면, 실시예들에 따르는 반도체 장치(120)는 셀 어레이 영역(C)에 적어도 하나의 셀 활성 영역[0116]
(6), 적어도 하나의 셀 매립 패턴(34), 접속 홀(53), 랜딩 홀(73) 및 적어도 하나의 스택 형의 커패시터(114)를
포함할 수 있다. 상기 적어도 하나의 셀 활성 영역(6), 적어도 하나의 셀 매립 패턴(34), 접속 홀(53), 랜딩 홀
(73) 및 적어도 하나의 스택 형의 커패시터(114) 사이의 배치 관계는 도 1 과 동일할 수 있다.
실시예들에 따르는 반도체 장치(120)는 주변 회로 영역(P)에 트랜치 형의 커패시터(118)를 더 포함할 수 있다.[0117]
상기 트랜치 형의 커패시터(118)는 제 1 및 2 주변 활성 영역들(8, 9), 더미 패턴(DP)들, 노드 패턴(38)들, 기
판 접속 패턴(65 또는 104), 접속 홀(53)들, 관통 홀(94)들 및 노드 접속 패턴(108)을 가질 수 있다. 상기 제 1
및 2 주변 활성 영역들(8, 9), 더미 패턴(DP)들 및 노드 패턴(38)들 사이의 배치 관계는 도 1 과 동일할 수 있
다.
그러나, 상기 트랜치 형의 커패시터(118)는 노드 패턴(38)들 사이에 연결선(CL)들을 가질 수 있다. 상기 연결선[0118]
(CL)들은 노드 패턴(38)들의 배열 방향을 따라서 제 1 주변 활성 영역(8)의 일 측부의 주변에서 배치될 수
있다. 좀 더 상세하게 설명하면, 상기 연결선(EL)들은 노드 패턴(38)들 사이의 홀수 또는 짝수 번째의 공간들을
한정하는 노드 패턴(38)들의 단부들을 이어줄 수 있다. 상기 접속 홀(53)들 및 기판 접속 패턴(65)은 제 1 및 2
주변 활성 영역들(8, 9)에 대해서 도 1, 2, 5 및 6 과 동일한 배치 관계를 가질 수 있다.
상기 관통 홀(94)들 중 일부, 및 기판 접속 패턴(104)은 제 1 및 2 주변 활성 영역들(8, 9)에 대해서 도 1 및 7[0119]
과 동일한 배치 관계를 가질 수 있다. 상기 노드 접속 패턴(108)은 제 1 주변 활성 영역(8)의 일 측부의 주변에
서 노드 패턴(38)들 및 연결선(CL)들과 중첩할 수 있다. 상기 노드 접속 패턴(108)은 관통 홀(94)들 중 나머지
를 통해서 노드 패턴(38)들 및 연결선(CL)들 중 적어도 하나와 전기적으로 접속할 수 있다.
도 13 을 참조하면, 실시예들에 따라서, 도 3 의 반도체 기판(2)을 준비할 수 있다, 상기 반도체 기판(2)은 셀[0120]
어레이 영역(C) 및 주변 회로 영역(P)을 가질 수 있다. 상기 셀 어레이 영역(C) 및 주변 회로 영역(P) 상에 도
3 내지 5 의 공정 단계들을 수행할 수 있다. 상기 셀 어레이 영역(C)의 A 영역은 도 5 의 A 영역과 동일한 구조
물을 가질 수 있다. 상기 주변 활성 영역(P)의 B 영역은 도 5 의 B 영역과 동일한 구조물을 가질 수 있다. 상기
주변 활성 영역(P)의 C 영역은 도 5 의 C 영역과 다른 구조물을 가질 수 있다.
좀 더 상세하게 설명하면, 상기 주변 활성 영역(P)의 C 영역은 비활성 영역(4)에 노드 패턴(38)들 및 연결선[0121]
(CL)을 갖는다. 상기 연결선(CL)은 두 개의 노드 패턴(38)들 사이에 위치하면서 두 개의 노드 패턴(38)들을 이
어줄 수 있다. 상기 연결선(CL)은 노드 패턴(38)들과 동일한 레벨에 형성될 수 있다. 상기 연결선(CL)은 노드
패턴(38)들의 각각과 동일한 구조를 가질 수 있다. 상기 연결선(CL) 및 노드 패턴(38)들 상에 제 1 내지 3 층간
절연막들(50, 70, 90)을 형성할 수 있다.
상기 제 1 내지 3 층간 절연막들(50, 70, 90)에 관통 홀(94)을 형성할 수 있다. 상기 관통 홀(94)은 노드 패턴[0122]
(38)들 및 연결선(CL) 중 적어도 하나의 주변 마스크 패턴(28), 그리고 제 1 내지 3 층간 절연막들(50, 70, 9
0)을 지나서 주변 도전 패턴(26)을 노출시킬 수 있다. 상기 관통 홀(94)은 비활성 영역(4)의 상면 상에서, 및
비활성 영역(4)의 상면 아래에서 동일한 폭을 가질 수 있다. 상기 관통 홀(94)은 비활성 영역(4)의 상면
상에서, 및 비활성 영역(4)의 상면 아래에서 서로 다른 폭들을 가질 수 있다. 상기 관통 홀(94)에 스터드(98)를
형성할 수 있다.
상기 스터드(98)는 관통 홀(94)을 충분히 채울 수 있다. 상기 스터드(98)를 덮도록 제 3 층간 절연막(90) 상에[0123]
노드 접속 패턴(108)을 형성할 수 있다. 상기 노드 접속 패턴(108)은 반도체 기판(2), 제 1 및 2 주변 활성 영
역들(8, 9), 노드 패턴(38)들, 제 1 및 2 주변 불순물 확산 영역들(46, 49) 및 기판 접속 패턴(65)과 함께 트랜
치 형의 커패시터(118)를 구성할 수 있다. 상기 트랜치 형의 커패시터(118)는 스택 형의 커패시터(114)와 함께
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실시예들에 따르는 반도체 장치(120)를 구성할 수 있다.
한편, 상기 셀 어레이 영역(C)의 A 영역 내 상부 노드(88) 및 주변 회로 영역(P)의 B 영역 내 기판 접속 패턴[0124]
(65)은 도 5 와 동일한 공정 단계들을 통해서 제 1 층간 절연막(50) 또는 제 2 층간 절연막(70) 상에 형성될 수
도 있다. 또한, 상기 기판 접속 패턴(65)은 도 5 와 동일한 공정 단계들을 통해서 노드 접속 패턴(108)과 동일
레벨에 형성될 수도 있다. 더불어서, 상기 기판 접속 패턴(65), 상부 노드(88) 및 노드 접속 패턴(108)은 도 5
의 동일한 공정 단계들을 통해서 동일한 레벨에 형성될 수도 있다.
(제 7 실시예)[0125]
도 14 는 도 1 의 절단선들 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ' 를 따라 취해서 실시예들에 따르는 반도체 장치의 형성방법을 보[0126]
여주는 평면도이다. 도 14 는 도 1 과 동일한 부재에 대해서 동일한 부호를 사용하기로 한다.
도 14 를 참조하면, 실시예들에 따르는 반도체 장치(120)는 셀 어레이 영역(C)에 적어도 하나의 셀 활성 영역[0127]
(6), 적어도 하나의 셀 매립 패턴(34), 접속 홀(53), 랜딩 홀(73) 및 적어도 하나의 스택 형의 커패시터(114)를
포함할 수 있다. 상기 적어도 하나의 셀 활성 영역(6), 적어도 하나의 셀 매립 패턴(34), 접속 홀(53), 랜딩 홀
(73) 및 적어도 하나의 스택 형의 커패시터(114) 사이의 배치 관계는 도 1 과 동일할 수 있다.
실시예들에 따르는 반도체 장치(120)는 주변 회로 영역(P)에 트랜치 형의 커패시터(118)를 더 포함할 수 있다.[0128]
상기 트랜치 형의 커패시터(118)는 제 1 및 2 주변 활성 영역들(8, 9), 더미 패턴(DP)들, 노드 패턴(38)들, 기
판 접속 패턴(65 또는 104), 접속 홀(53)들, 관통 홀(94)들 및 노드 접속 패턴(108)을 가질 수 있다. 상기 제 1
및 2 주변 활성 영역들(8, 9), 더미 패턴(DP)들 및 노드 패턴(38)들 사이의 배치 관계는 도 1 과 동일할 수 있
다.
그러나, 상기 트랜치 형의 커패시터(118)는 노드 패턴(38)들 사이에 연결선(CL)들을 가질 수 있다. 상기 연결선[0129]
(CL)들은 노드 패턴(38)들의 배열 방향을 따라서 제 1 주변 활성 영역(8)의 양 측부의 주변에 배치될 수 있다.
좀 더 상세하게 설명하면, 상기 연결선(CL)들의 일부는 제 1 주변 활성 영역(8)의 일 측부의 주변에서 노드 패
턴(38)들 사이의 홀수 또는 짝수 번째의 공간들을 한정하는 노드 패턴(38)들의 단부들을 이어줄 수 있다.
상기 연결선(CL)들의 나머지는 제 1 주변 활성 영역(8)의 타 측부의 주변에서 노드 패턴(38)들 사이의 짝수 또[0130]
는 홀수 번째의 공간들을 한정하는 노드 패턴(38)들의 단부들을 이어줄 수 있다. 상기 노드 패턴(38)들은 연결
선(CL)들과 함께 하나의 몸체(One body)로 구성될 수 있다. 상기 접속 홀(53)들 및 기판 접속 패턴(65)은 제 1
및 2 주변 활성 영역들(8, 9)에 대해서 도 1, 2, 5 및 6 과 동일한 배치 관계를 가질 수 있다.
상기 관통 홀(94)들의 일부, 및 기판 접속 패턴(104)은 제 1 및 2 주변 활성 영역들(8, 9)에 대해서 도 1 및 7[0131]
과 동일한 배치 관계를 가질 수 있다. 상기 노드 접속 패턴(108)은 제 1 주변 활성 영역(8)의 양 측부 중 선택
된 하나에서 노드 패턴(38)들 및 연결선(CL)들과 중첩할 수 있다. 상기 노드 접속 패턴(108)은 관통 홀(94)들
중 나머지를 통해서 노드 패턴(38)들 및 연결선(CL) 중 적어도 하나와 전기적으로 접속할 수 있다.
도 15 는 도 1 의 반도체 장치를 포함하는 반도체 모듈을 보여주는 단면도이다.[0132]
도 15 를 참조하면, 실시예들에 따르는 반도체 모듈(150)은 모듈 기판(130)을 포함할 수 있다. 상기 모듈 기판[0133]
(130)은 인쇄 회로 기판, 또는 전기 회로를 포함하는 플레이트(Plate)일 수 있다. 상기 모듈 기판(130)은 내부
회로들(도면에 미 도시), 전기 패드들(도면에 미 도시) 및 커넥터(139)들을 포함할 수 있다. 상기 내부 회로들
은 전기 패드들 및 커넥터(139)들과 전기적으로 접속할 수 있다. 상기 모듈 기판(130) 상에 반도체 패키지 구조
물(Semiconductor Package Structure, 145)들, 및 적어도 하나의 저항체(133)가 배치될 수 있다.
상기 모듈 기판(130) 상에 반도체 패키지 구조물(145)들, 적어도 하나의 저항체(133), 및 적어도 하나의 콘덴서[0134]
(136)가 배치될 수도 있다. 상기 반도체 패키지 구조물(145)들은 적어도 하나의 저항체(133) 및/ 또는 적어도
하나의 콘덴서(136)와 함께 전기 패드들과 전기적으로 접속할 수 있다. 상기 반도체 패키지 구조물(145)들의 각
각은 반도체 장치(Semiconductor Device; 120)를 적어도 하나 포함할 수 있다. 상기 반도체 장치(120)는 도 2,
5, 6, 7, 9, 11, 13 또는 14 와 동일한 구조물을 가질 수 있다.
좀 더 상세하게 설명하면, 상기 반도체 장치(120)는 셀 어레이 영역(C)에 적어도 하나의 스택 형의 커패시터[0135]
(114) 및 주변 회로 영역(P)에 트랜치 형의 커패시터(118)를 포함할 수 있다. 상기 적어도 하나의 스택 형의 커
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패시터(114)는 반도체 기판(2)의 상부측에 배치될 수 있다. 상기 적어도 하나의 스택 형의 커패시터(114)의 주
변에 적어도 하나의 셀 매립 패턴(34)이 배치될 수 있다. 상기 적어도 하나의 셀 매립 패턴(34)은 반도체 기판
(2)의 상면으로부터 반도체 기판(2)의 하부측을 향해서 연장할 수 있다. 상기 트랜치 형의 커패시터(118)는 반
도체 기판(2)에 노드 패턴(38)들을 가질 수 있다.
상기 노드 패턴(38)들은 반도체 기판(2)에서 적어도 하나의 셀 매립 패턴(34)과 동일 레벨에 위치하면서 적어도[0136]
하나의 셀 매립 패턴(38)과 동일 구조를 가질 수 있다. 이를 통해서, 상기 트랜치 형의 커패시터(118)는 노드
패턴(38)들을 사용해서 반도체 기판에서 점유하는 면적을 종래 기술 대비 더 크게 가질 수 있다. 상기 반도체
모듈(150)은 반도체 장치(120)의 트랜치 형의 커패시터(118)를 통해서 종래 기술 대비 향상된 전기적 특성을 가
질 수 있다. 상기 반도체 모듈(150)은 모듈 기판(130)의 커넥터(139)들을 통해서 도 16 의 프로세서 베이스드
시스템(Processor-based system; 190)과 전기적으로 접속할 수 있다.
도 16 은 도 1 의 반도체 장치를 포함하는 프로세서 베이스드 시스템을 보여주는 평면도이다.[0137]
도 16 을 참조하면, 실시예들에 따르는 프로세서 베이스드 시스템(190)은 적어도 하나의 시스템 보드(도면에 미[0138]
도시)를 포함할 수 있다. 상기 적어도 하나의 시스템 보드는 적어도 하나의 버스 라인(185)을 가질 수 있다. 상
기 적어도 하나의 버스 라인(185) 상에 제 1 모듈 장치(First module unit)가 배치될 수 있다. 상기 제 1 모듈
장치는 적어도 하나의 버스 라인(185)과 전기적으로 접속할 수 있다.
상기 제 1 모듈 장치는 중앙 처리 장치(Central Processing Unit; CPU, 163), 플로피 디스크 드라이브(Floppy[0139]
Disk Drive, 166) 및 콤팩 디스크 롬 드라이브(Compack Disk ROM Drive, 169)로 구성될 수 있다. 더불어서, 상
기 적어도 하나의 버스 라인(185) 상에 제 2 모듈 장치가 배치될 수 있다. 상기 제 2 모듈 장치는 적어도 하나
의 버스 라인(185)과 전기적으로 접속할 수 있다.
상기 제 2 모듈 장치는 제 1 입/ 출력 장치(First I/O Device, 172), 제 2 입/ 출력 장치(Second I/O Device,[0140]
174), 롬(Read-only Memory; ROM, 176) 및 램(Random Access Memory; RAM, 178)으로 구성될 수 있다. 상기 램
(178)은 도 15 의 반도체 모듈(150), 또는 단독으로 도 15 의 반도체 장치(120)를 포함할 수 있다. 이를
통해서, 상기 프로세서 베이스드 시스템(190)은 종래 기술 대비 향상된 전기적 특성을 가질 수 있다.
상기 프로세서 베이스드 시스템(190)은 컴퓨터 시스템(Computer System), 프로세스 조절 시스템(Process[0141]
Control System), 또는 이들과 다른 시스템을 포함할 수 있다.
부호의 설명
6, 8, 9; 활성 영역들, 34; 셀 매립 패턴,[0142]
DP; 더미 패턴, 38; 노드 패턴, 53; 접속 홀,
65; 기판 접속 패턴, 73; 랜딩 홀, 84; 하부 노드,
94; 관통 홀, 108; 노드 접속 패턴,
114; 스택 형의 커패시터, 118; 트랜치 형의 커패시터,
120; 반도체 장치.
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