전계 효과 트랜지스터를 포함하는 반도체 소자 및 반도체 소자를 제조하는 방법(SEMICONDUCTOR DEVICE COMPRISING A FIELD EFFECT TRANSISTOR AND METHOD OF MANUFACTURING THE SEMICONDUCTOR DEVICE)

(19) 대한민국특허청(KR)
(12) 등록특허공보(B1)
(45) 공고일자 2018년04월03일
(11) 등록번호 10-1844817
(24) 등록일자 2018년03월28일
(51) 국제특허분류(Int. Cl.)
H01L 29/772 (2006.01) H01L 21/324 (2017.01)
H01L 29/417 (2006.01) H01L 29/423 (2006.01)
H01L 29/78 (2006.01)
(52) CPC특허분류
H01L 29/772 (2013.01)
H01L 21/324 (2013.01)
(21) 출원번호 10-2016-0052401
(22) 출원일자 2016년04월28일
심사청구일자 2016년04월28일
(65) 공개번호 10-2016-0128925
(43) 공개일자 2016년11월08일
(30) 우선권주장
10 2015 106 683.1 2015년04월29일 독일(DE)
(56) 선행기술조사문헌
US20140151798 A1
(73) 특허권자
인피니언 테크놀로지스 아게
독일연방공화국 85579 노이비베르크 암 캄페온
1-12
(72) 발명자
메이세르 안드레아스
독일 82054 사우에를라흐 슈엘헤르베그 25
슐로에세르 틸
독일 81825 뮌헨 요셉스부르그스트라세 120아
(74) 대리인
제일특허법인
전체 청구항 수 : 총 20 항 심사관 : 안경민
(54) 발명의 명칭 전계 효과 트랜지스터를 포함하는 반도체 소자 및 반도체 소자를 제조하는 방법
(57) 요 약
전계 효과 트랜지스터를 포함하는 반도체 소자 및 상기 반도체 소자를 제작하는 방법.
반도체 소자(1)가 제1 주 표면(110)을 갖는 반도체 기판(100)에 전계 효과 트랜지스터(200)를 포함한다. 전계 효
과 트랜지스터(200)는 소스 영역(201), 드레인 영역(205), 바디 영역(220), 및 바디 영역(220)에서의 게이트 전
(뒷면에 계속)
대 표 도 - 도1a
등록특허 10-1844817
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극(210)을 포함한다. 게이트 전극(210)은 바디 영역(220) 내에 형성된 채널의 전도율을 제어하도록 구성되고, 게
이트 전극(210)은 게이트 트렌치(212) 내에 배치된다. 바디 영역(220)은 소스 영역(201)과 드레인 영역(205) 사
이에 제1 방향을 따라 배치되며, 제1 방향은 제1 주 표면에 평행한다. 바디 영역(220)은 제1 방향을 따라 뻗어
있는 리지의 형태를 가지며, 바디 영역은 소스 영역(201)과 드레인 영역(205)에 인접한다. 반도체 소자(1)는 소
스 콘택트(202) 및 바디 콘택트(225)를 더 포함하며, 소스 콘택트(202)는 소스 단자(271)에 전기적으로
연결되며, 바디 콘택트(225)는 소스 콘택트(202) 및 바디 영역(220)에 전기적으로 연결된다.
(52) CPC특허분류
H01L 29/41766 (2013.01)
H01L 29/4236 (2013.01)
H01L 29/7801 (2013.01)
H01L 29/7845 (2013.01)
등록특허 10-1844817
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명 세 서
청구범위
청구항 1
제1 주 표면을 갖는 반도체 기판에서 전계 효과 트랜지스터의 어레이를 포함하는 반도체 소자로서,
상기 전계 효과 트랜지스터의 어레이는
각각 상기 제1 주 표면에 평행인 제2 방향으로 뻗어 있는 소스 콘택트 트렌치 및 드레인 콘택트 트렌치 - 상기
소스 콘택트 트렌치 내 전도성 물질이 소스 콘택트를 형성하고 상기 드레인 콘택트 트렌치 내 전도성 물질이 드
레인 콘택트를 형성하며, 상기 소스 콘택트 트렌치 및 상기 드레인 콘택트 트렌치는 상기 제1 주 표면 내에 형
성됨 - ,
상기 소스 콘택트 트렌치와 상기 드레인 콘택트 트렌치 사이에 뻗어 있는 게이트 전극 구조물 및 바디 영역 -
상기 게이트 전극 구조물 및 상기 바디 영역은 상기 제2 방향을 따라 교대하여 배열됨 -,
상기 소스 콘택트 트렌치 내 전도성 물질에 전기적으로 연결되고 상기 바디 영역에 인접한 소스 영역, 및 상기
드레인 콘택트에 직접 인접하고 상기 드레인 콘택트 트렌치 내 전도성 물질에 전기적으로 연결되고 바디 영역에
직접 인접한 드레인 영역, 및
상기 소스 콘택트 트렌치에 인접하며 상기 소스 콘택트 트렌치 내 전도성 물질에 전기적으로 연결된 바디 콘택
트를 포함하는
반도체 소자.
청구항 2
제1항에 있어서,
상기 바디 콘택트는 상기 소스 콘택트 트렌치 아래에 배치되는
반도체 소자.
청구항 3
제1항에 있어서,
상기 소스 콘택트는 상기 반도체 기판에서 깊이 방향으로 게이트 트렌치의 깊이의 적어도 0.5배까지 뻗어 있는
반도체 소자.
청구항 4
제1항에 있어서,
상기 반도체 기판은 제1 전도 유형의 제1 층, 상기 제1 층 위에 적층된 제2 전도 유형의 제2 층, 및 상기 제2
층 내에 형성된 상기 제1 전도 유형의 우물 영역을 포함하는
반도체 소자.
청구항 5
제4항에 있어서,
등록특허 10-1844817
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상기 전계 효과 트랜지스터는 상기 우물 영역 내에 형성되는
반도체 소자.
청구항 6
제4항에 있어서,
상기 제1 층과 상기 제2 층 사이에 배치되는 상기 제2 전도 유형의 매립 층을 더 포함하는
반도체 소자.
청구항 7
제1항 내지 제6항 중 어느 한 항에 있어서,
상기 바디 영역은 상기 제2 방향에 수직인 제1 방향을 따라 뻗어 있는 리지의 형태를 가지며, 상기 제2 방향으
로의 리지의 폭 d1은 d1>2×ld를 충족하며, ld는 게이트 유전체 층과 채널 영역 간 계면에서 형성되는 공핍 구
역의 길이를 나타내는
반도체 소자.
청구항 8
제1항 내지 제6항 중 어느 한 항에 있어서,
상기 소스 영역은 상기 바디 영역과 접촉하는 소스 연결 부분을 포함하며, 상기 소스 연결 부분은 게이트 트렌
치에 인접한
반도체 소자.
청구항 9
제1항 내지 제6항 중 어느 한 항에 있어서,
상기 반도체 소자는 저전압 전력 트랜지스터로서 동작 가능한
반도체 소자.
청구항 10
청구항 제1항 내지 제6항 중 어느 한 항에 따르는 반도체 소자를 포함하는
집적 회로.
청구항 11
제10항에 있어서,
요소들의 어레이의 개별 요소를 독립적으로 스위칭하도록 구성된
집적 회로.
등록특허 10-1844817
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청구항 12
제1 주 표면을 갖는 반도체 기판에서 반도체 소자를 제조하는 방법으로서,
소스 영역을 형성하는 단계,
드레인 영역을 형성하는 단계,
바디 영역을 형성하는 단계,
상기 바디 영역에 게이트 전극을 형성하는 단계 - 상기 게이트 전극은 상기 바디 영역 내에 형성된 채널의 전도
율을 제어하도록 구성되며, 상기 게이트 전극은 게이트 트렌치 내에 형성되고, 상기 바디 영역은 상기 소스 영
역과 상기 드레인 영역 사이에 제1 방향을 따라 배치되도록 형성되고, 상기 제1 방향은 상기 제1 주 표면에 평
행하며, 상기 바디 영역은 상기 제1 방향을 따라 뻗어 있는 제1 리지(ridge)의 형태를 가지며, 상기 바디 영역
은 상기 소스 영역에 직접 인접하고 상기 드레인 영역에 직접 인접함 - , 및
소스 콘택트, 드레인 콘택트, 및 바디 콘택트를 형성하는 단계 - 상기 소스 콘택트는 소스 단자(source
terminal)에 전기적으로 연결되며, 상기 바디 콘택트는 상기 소스 콘택트 및 상기 바디 영역에 전기적으로 연결
되도록 형성되고, 상기 드레인 영역이 상기 드레인 콘택트에 직접 인접하게 형성됨 - 를 포함하는
반도체 소자를 제조하는 방법.
청구항 13
제12항에 있어서,
상기 소스 영역 및 상기 드레인 영역 중 적어도 하나를 형성하는 것은 상기 게이트 트렌치에 대해 자기-정렬
(self-align)되어 수행되는
반도체 소자를 제조하는 방법.
청구항 14
제13항에 있어서,
상기 소스 영역과 상기 드레인 영역 중 적어도 하나를 형성하는 것은 상기 게이트 트렌치 내에 도핑된 물질을
형성한 후 열 처리하는 것을 포함하는
반도체 소자를 제조하는 방법.
청구항 15
제12항 내지 제14항 중 어느 한 항에 있어서,
상기 제1 주 표면에 콘택트 트렌치(contact trenches)를 형성하는 단계 - 상기 콘택트 트렌치는 상기 제1 방향
에 수직인 제2 방향으로 뻗어 있음 - 를 더 포함하는
반도체 소자를 제조하는 방법.
청구항 16
제15항에 있어서,
상기 콘택트 트렌치에 인접한 기판 물질의 측벽을 도핑하는 단계를 더 포함하는
등록특허 10-1844817
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반도체 소자를 제조하는 방법.
청구항 17
제15항에 있어서,
상기 콘택트 트렌치 중 소스 콘택트 트렌치의 하측부를 도핑하여 상기 바디 콘택트를 형성하는 단계를 더 포함
하는
반도체 소자를 제조하는 방법.
청구항 18
제1 주 표면을 갖는 반도체 기판에 전계 효과 트랜지스터를 포함하는 반도체 소자로서,
소스 영역,
드레인 영역,
바디 영역, 및
상기 바디 영역에서의 게이트 전극
을 포함하며, 상기 게이트 전극은 상기 바디 영역 내에 형성된 채널의 전도율을 제어하도록 구성되며, 상기 게
이트 전극은 게이트 트렌치 내에 배치되고, 상기 바디 영역은 상기 소스 영역과 상기 드레인 영역 사이에 제1
방향을 따라 배치되며, 상기 제1 방향은 상기 제1 주 표면에 평행하며, 상기 바디 영역은 상기 제1 방향에 따라
뻗어 있는 리지의 형태를 가지며, 상기 바디 영역은 상기 소스 영역에 직접 인접하고 상기 드레인 영역에 직접
인접하며, 상기 반도체 소자는 소스 콘택트, 드레인 콘택트 및 바디 콘택트를 더 포함하고, 상기 소스 콘택트는
소스 단자에 전기적으로 연결되고, 상기 바디 콘택트는 상기 소스 콘택트와 접촉하며 상기 바디 영역에 전기적
으로 연결되고, 상기 드레인 영역은 상기 드레인 콘택트에 직접 인접하는
반도체 소자.
청구항 19
제18항에 있어서,
상기 소스 콘택트는 상기 반도체 기판 내에서 상기 소스 영역에 인접하여 배치되는
반도체 소자.
청구항 20
제18항 또는 제19항에 있어서,
상기 바디 콘택트는 상기 소스 콘택트 아래에 배치되는
반도체 소자.
발명의 설명
기 술 분 야
배 경 기 술
등록특허 10-1844817
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자동차 및 산업용 전자 장치에서 흔히 채용되는 전력 트랜지스터는 고전압 차단 능력을 유지하면서 낮은 온 상[0001]
태 저항(on-state resistance)(Ron A)을 필요로 한다. 예를 들어, MOS("metal oxide semiconductor") 전력 트
랜지스터는, 적용 요건에 따라서, 수십에서 수백 또는 수천 볼트의 드레인-소스 전압 Vds를 차단할 수 있어야
한다. 일반적으로 MOS 파워 트랜지스터는 약 2 내지 20V인 통상의 게이트-소스 전압에서 최대 수백 암페어일 수
있는 매우 큰 전류를 전도한다. 저전압 전력 트랜지스터가 10볼트 미만의 드레인-소스 전압 범위 Vds에서 적용
된다.
전류 흐름이 반도체 기판의 제1 주 표면(main surface)에 평행하게 발생하는 횡방향 전력 소자가 추가[0002]
구성요소, 예컨대, 스위치, 브리지 및 제어 회로가 집적되는 집적 회로에 유용하다. 일반적으로, 저저항 저전압
전력 스위치로서 사용될 수 있고 드라이버 회로와 집적될 수 있는 트랜지스터가 연구 중이다.
따라서 본 발명의 목적은 앞서 언급된 요구를 충족하는 개선된 반도체 소자를 제공하는 것이다. 또한, 본 발명[0003]
의 목적은 이러한 반도체 소자를 제작하기 위한 방법을 제공하는 것이다.
본 발명에 따르면, 상기 목적이 독립 청구항에 따라 청구되는 사항에 의해 이뤄진다. 실시예들이 종속 청구항에[0004]
서 정의된다.
발명의 내용
해결하려는 과제
과제의 해결 수단
하나의 실시예에 따르면, 반도체 소자가 제1 주 표면을 갖는 반도체 기판에 전계 효과 트랜지스터의 어레이를[0005]
포함한다. 이 전계 효과 트랜지스터의 어레이는 제1 주면 표면에 평행하는 제2 방향으로 뻗어 있는 소스 콘택트
트렌치 및 드레인 콘택트 트렌치를 포함하며, 소스 콘택트 트렌치 내 전도성 물질이 소스 콘택트를 형성하고 드
레인 콘택트 트렌치 내 전도성 물질이 드레인 콘택트를 형성하며, 소스 콘택트 트렌치 및 드레인 콘택트 트렌
치는 제1 주 표면 내에 형성된다. 전계 효과 트랜지스터의 어레이는 소스 콘택트 트렌치와 드레인 콘택트 트렌
치 사이에 뻗어 있는 게이트 전극 구조물 및 바디 영역을 더 포함한다. 게이트 전극 구조물 및 바디 영역이 제2
방향을 따라 교대하여 배열된다. 전계 효과 트랜지스터의 어레이는 소스 콘택트 트렌치 내 전도성 물질에 전기
적으로 연결되며 바디 영역에 인접한 소스 영역 및 드레인 콘택트 트렌치 내 전도성 물질에 전기적으로 연결되
며 바디 영역에 인접한 드레인 영역을 더 포함한다. 전계 효과 트랜지스터의 어레이는 소스 콘택트 트렌치에 인
접하고 소스 콘택트 트렌치 내 전도성 물질에 전기적으로 연결된 바디 콘택트를 더 포함한다.
하나의 실시예에 따르면, 제1 주 표면을 갖는 반도체 기판에 반도체 소자를 제조하는 방법이 소스 영역을 형성[0006]
하는 단계, 드레인 영역을 형성하는 단계, 바디 영역을 형성하는 단계, 및 바디 영역에 게이트 전극을 형성하는
단계를 포함한다. 게이트 전극은 바디 영역 내에 형성되는 채널의 전도율을 제어하고 게이트 전극은 게이트 트
렌치 내에 형성된다. 바디 영역은 소스 영역과 드레인 영역 사이에 제1 방향을 따라 배치되도록 형성되며, 제1
방향은 제1 주 표면에 평행이다. 바디 영역은 제1 방향을 따라 뻗어 있는 제1 리지(ridge)의 형태를 가지며, 바
디 영역은 소스 영역 및 드레인 영역에 인접하다. 방법은 소스 콘택트와 바디 콘택트를 형성하는 단계를 더 포
함하며, 소스 콘택트는 소스 단자에 전기적으로 연결된다. 바디 콘택트는 소스 콘택트 및 바디 영역에 전기적으
로 연결되도록 형성된다.
추가 실시예에 따르면, 반도체 소자가 제1 주 표면을 갖는 반도체 기판 내 전계 효과 트랜지스터를 포함한다.[0007]
이 전계 효과 트랜지스터는 소스 영역(201), 드레인 영역(205), 바디 영역(220), 및 바디 영역(220)에서의 게이
트 전극(210)을 포함한다. 게이트 전극은 바디 영역에 형성된 채널의 전도율을 제어하도록 구성된다. 게이트 전
극은 게이트 트렌치에 배치된다. 바디 영역은 소스 영역과 드레인 영역 사이에서 제1 방향을 따라 배치되며, 제
1 방향은 제1 주 표면에 평행한다. 바디 영역은 제1 방향을 따라 뻗어 있는 리지의 형태를 가지며, 바디 영역은
소스 영역과 드레인 영역에 인접하게 위치한다. 반도체 소자는 소스 콘택트 및 바디 콘택트를 더 포함한다. 소
스 콘택트는 소스 단자로 전기적으로 연결되고 바디 콘택트는 소스 콘택트와 접촉하며 바디 영역에 전기적으로
연결된다.
해당 분야의 통상의 기술자라면 이하의 상세한 설명을 읽고 첨부된 도면을 살펴 본 후 추가 특징부 및 이점을[0008]
인식할 것이다.
등록특허 10-1844817
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도면의 간단한 설명
첨부된 도면이 본 발명의 실시예의 추가 이해를 제공하도록 포함되며 본 명세서에 포함되며 본 명세서의 일부를[0009]
이룬다. 도면은 본 발명의 실시예를 도시하며 상세한 설명과 함께 본 발명의 원리를 설명한다. 다음의 상세한
설명을 참조하여 더 잘 이해될 바와 같이, 그 밖의 다른 본 발명의 실시예 및 이점들이 쉽게 이해될 것이다. 도
면의 요소들이 반드시 서로에 대해 실측 비율인 것은 아니다. 유사한 도면 부호가 대응하는 유사한 부분을 지정
한다.
도 1a는 한 실시예에 따르는 반도체 소자의 수직 단면도를 도시한다.
도 1b는 실시예에 따르는 반도체 소자의 수평 단면도를 도시한다.
도 1c는 실시예에 따르는 추가 수직 단면도를 도시한다.
도 2a 내지 2c는 추가 실시예에 따르는 반도체 소자의 단면도를 도시한다.
도 3a 내지 8b는 한 실시예에 따르는 반도체 소자를 제조할 때 반도체 기판의 단면도를 도시한다.
도 9a 내지 11b는 반도체 소자를 제조하는 방법의 수정을 수행할 대 반도체 기판의 단면도를 도시한다.
도 12는 실시예들에 따르는 방법을 요약한다.
도 13은 반도체 소자를 포함하는 집적 회로의 등가 회로도를 도시한다.
발명을 실시하기 위한 구체적인 내용
다음의 상세한 설명에서, 본 명세서의 일부를 형성하고 본 발명이 실시될 수 있는 특정 실시예를 예시 방식으로[0010]
도시하는 첨부된 도면이 참조된다. 이와 관련하여, 방향 용어, 예컨대, "상부", "하부", "전면", "후면", "선행
부(leading)", "후행부(trailing)" 등이 기재되는 도면의 배향을 참조하여 사용된다. 본 발명의 실시예의 구성
요소가 복수의 상이한 배향으로 배치될 수 있기 때문에, 방향 용어는 설명 목적으로 사용되며 어떠한 방식으로
도 한정하지 않는다. 그 밖의 다른 실시예가 사용될 수 있고 청구범위에 의해 규정되는 범위 내에서 구조적 또
는 논리적 변화가 이뤄질 수 있음이 이해되어야 한다.
실시예의 기재는 한정하는 것이 아니다. 특히, 이하에서 기재되는 실시예의 요소들이 상이한 실시예의 요소들과[0011]
조합될 수 있다.
다음의 기재에서 사용되는 용어 "웨이퍼", "기판", 또는 "반도체 기판"은 반도체 표면을 갖는 임의의 반도체-기[0012]
반 구조물을 포함할 수 있다. 웨이퍼 및 구조물은 실리콘, 실리콘-온-절연체(SOI), 실리콘-온 사파이어(SOS),
도핑된 반도체 및 도핑되지 않은 반도체, 기저 반도체 토대(base semiconductor foundation)에 의해 지지되는
실리콘의 에피택시 층, 및 그 밖의 다른 반도체 구조물을 포함하는 것으로 이해될 것이다. 반도체는 실리콘-기
반일 필요가 없다. 반도체는 실리콘게르마늄, 게르마늄, 또는 갈륨 아르세나이드일 수도 있다. 또 다른 실시예
에 따르면, 실리콘 카바이드(SiC) 또는 갈륨 니트라이드(GaN)가 반도체 기판 물질을 형성할 수 있다.
용어 "횡방향" 및 "수평방향"은 본 명세서에서 사용될 때 반도체 기판 또는 반도체 바디의 제1 표면에 평행인[0013]
배향을 기술하도록 의도된다. 이는, 예를 들어, 웨이퍼 또는 다이의 표면일 수 있다.
용어 "수직방향"은 본 명세서에서 사용될 때 반도체 기판 또는 반도체 바디의 제1 표면에 수직으로 배열된 배향[0014]
을 기술하도록 의도된다.
본 명세서에서 사용될 때, 용어 "~를 갖는(having)", "~를 포함하는(containing)", "~를 포함하는[0015]
(including)", "~를 포함하는(comprising)" 등이 기술된 요소 또는 특징부의 존재를 가리키는 개방형 용어지만,
추가 요소 또는 특징부를 배제하지 않는다. 문맥상 달리 지시되지 않는 한, 관사("a", "an" 및 "the")는 복수형
뿐 아니라 단수형까지 포함하는 의도이다.
도면 및 기재가 도핑 유형 "n" 또는 "p" 옆에 "-" 또는 " "를 지시함으로써, 상대적 도핑 농도를 나타낸다. 예[0016]
를 들어, "n-"는 "n"-도핑 영역의 도핑 농도보다 낮은 도핑 농도를 의미하고, 반면에 "n "-도핑 영역은 "n"-도
핑 영역보다 높은 도핑 농도를 가진다. 동일한 상대적 도핑 농도의 도핑 영역들이 반드시 동일한 절대 도핑 농
도를 갖는 것이 아니다. 예를 들어, 2개의 서로 다른 "n"-도핑 영역은 동일하거나 상이한 절대 도핑 농도를 가
질 수 있다. 도면 및 기재에서, 더 나은 이해를 위해, 도핑된 부분이 종종 "p" 또는 "n" 도핑된 것으로 지정된
다. 명백하게 이해될 바와 같이, 이러한 지정은 결코 한정하려는 의도가 아니다. 도핑 유형은 기재된 기능이 달
등록특허 10-1844817
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성되는 한 임의적일 수 있다. 또한, 모든 실시예에서, 도핑 유형은 반전될 수 있다.
본 명세서는 반도체 부분에 도핑되는 "제1" 및 "제2" 전도 유형의 도펀트를 언급한다. 제1 전도 유형은 p형일[0017]
수 있고 제2 전도 유형은 n형일 수 있고 그 반대일 수도 있다. 일반적으로 알려진 바와 같이, 도핑 유형 또는
소스 영역 및 드레인 영역의 극성에 따라, 절연 게이트 전계 효과 트랜지스터(IGFET)(insulated gate field
effect transistor), 예컨대, 금속 옥사이드 반도체 전계 효과 트랜지스터(MOSFET)(metal oxide semiconductor
field effect transistor)가 n-채널 또는 p채널 MOSFET일 수 있다. 예를 들어, n-채널 MOSFET에서, 소스 영역
및 드레인 영역이 n-형 도펀트로 도핑된다. p-채널 MOSFET에서, 소스 영역 및 드레인 영역이 p-형 도펀트로 도
핑된다. 본 명세서의 맥락 내에서, 도핑 유형이 반전될 수 있음이 자명하게 이해될 것이다. 특정 전류 경로가
방향 용어를 이용해 기재되는 경우, 이 기재는 경로를 가리키는 것에 불과하며 전류 흐름의 극성, 즉, 소스에서
드레인으로의 전류 흐름 또는 그 반대를 가리키는 것이 아님이 이해될 것이다. 도면은 극성에 민감한 구성요소,
가령, 다이오드를 포함할 수 있다. 이들 극성에 민감한 구성요소의 특정 배열이 예시로서 주어진 것이며, 제1
전도 유형이 n-형을 의미하는지 또는 p-형을 의미하는지에 따라, 기재된 기능을 획득하기 위해, 반전될 수 있음
이 자명하게 이해될 것이다.
본 명세서에서 사용될 때, 용어 "연결된" 및/또는 "전기적으로 연결된"이 요소들이 직접 연결되어야 함을 의미[0018]
하지 않으며, 중간 요소들이 "연결된" 또는 "전기적으로 연결된" 요소들 사이에 제공될 수 있다. 용어 "전기적
으로 연결된"은 서로 전기적으로 연결된 요소들 간의 저-옴 전기 연결을 기술하는 것으로 의도된다.
도 1a는 하나의 실시예에 따르는 반도체 소자의 수직 단면도를 도시한다. 반도체 소자(1)는 제1 주 표면(main[0019]
surface)(110)을 갖는 반도체 기판(100)에 형성되는 전계 효과 트랜지스터(200)를 포함한다. 이 전계 효과 트랜
지스터는 소스 영역(201), 드레인 영역(205), 바디 영역(220) 및 이 바디 영역(220)에서의 게이트 전극(210)을
포함한다. 게이트 전극(210)은 바디 영역(220) 내에 형성되는 채널의 전도율을 제어하도록 구성된다. 게이트 전
극(210)은 게이트 트렌치(212) 내에 배치된다. 게이트 트렌치(212)의 위치가 도 1a의 단면도에서 점선으로 표시
된다. 트렌치(212)는 도면의 도시 평면 전방 및 후방에 배치된다. 바디 영역(220)은 소스 영역(201)과 드레인
영역(205) 사이에서 제1 방향을 따라, 가령, x 방향을 따라 배치된다. 제1 방향은 제1 주 표면(110)에
평행이다.
도 1c를 참조하여 더 상세히 설명될 바와 같이, 바디 영역(220)은 제1 방향을 따라 뻗어 있는 리지(ridge)의 형[0020]
태를 가진다. 바디 영역(220)은 소스 영역(201) 및 드레인 영역(205)에 인접하다. 바디 영역(220)은 소스 영역
(201)과 접촉하고 드레인 영역(205)과 접촉한다. 예를 들어, 드리프트 존(drift zone)이 반도체 소자에서 부재
할 수 있다. 특히, 드리프트 존이 바디 영역과 드레인 영역(205) 사이에 배열되지 않을 수 있다. 반도체 소자
(1)는 소스 콘택트(202) 및 바디 콘택트(225)를 더 포함한다. 소스 콘택트(202)는 소스 영역(201)으로 전기 연
결된다. 바디 콘택트(225)는 반도체 기판(100)에서 소스 콘택트(202)에 인접하게 배치될 수 있다. 바디 콘택트
(225)는 소스 콘택트(202) 및 바디 영역(220)에 전기적으로 연결된다.
바디 영역(220)은 제1 전도 유형, 가령, p-형일 수 있다. 소스 영역(201) 및 드레인 영역(205)은 제2 전도[0021]
유형, 가령, n-형일 수 있다.
반도체 기판(100)은 제1 전도 유형의 제1 (하부) 층(130) 및 이 제1 층(130) 위에 형성되는 제2 전도 유형의 에[0022]
피택시 성장된 제2 층(140)을 포함할 수 있다. 제2 전도 유형의 추가 매립된 층(135)이 제1 전도 유형의 제1 층
(130)과 제2 전도 유형의 제2 층(140) 사이에 배치될 수 있다. 매립된 층(135)은 제2 전도 유형의 제2 층(140)
보다 높은 도핑 농도로 도핑될 수 있다.
전계 효과 트랜지스터(200)의 구성요소는 제1 전도 유형, 가령, p-형의 우물(well)에 형성될 수 있다. 제1 우물[0023]
영역(150)이 제2 전도 유형의 제2 반도체 층(140) 내에 형성될 수 있다.
제2 전도 유형의 제2 층(140)은 기판 콘택트(292)를 통해 접촉될 수 있다. 제2 전도 유형의 도핑된 부분(291)이[0024]
기판 콘택트(292)와 제2 전도 유형의 제2 층(140) 사이에 배치될 수 있다. 기판 콘택트(292)는 콘택트 단자
(293)에 전기적으로 연결될 수 있다.
도 1a에 도시된 바와 같이, 제2 층(140)과 우물 영역(150) 간 pn 접합부가 반도체 기판(100)의 제1 주 표면[0025]
(110)에 인접하게 배치될 수 있다. 이 부분이 절연 층 부분(281)에 의해 덮일 수 있다. 전계판(field
plate)(280)이 절연 층(281)에 인접하게 배치될 수 있다. 이로써, pn 접합 인근의 전계가 적절하게 성형될 수
있다. 구체적으로, 기판 표면 위의 구성요소가 pn 접합에 의해 야기되는 전계로부터 보호될 수 있다. 덧붙여,
pn 접합은 기판 표면 위에 배치되는 구성요소, 가령, 금속배선 층(metallization layer)에 의해 야기되는 전계
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로부터 보호된다. 특히, 전계판(280)의 존재 때문에 항복 전압이 편이될 수 있다.
도 1b는 도 1a에 도시된 반도체 소자(10)의 수평 방향 단면도를 도시한다. 이 수평 방향 도시는 게이트 트렌치[0026]
(212), 소스 콘택트(202), 드레인 콘택트(206) 및 콘택트 플러그(292)를 가로지르도록 취해진다. 도시된 바와
같이, 소스 콘택트(202), 드레인 콘택트(206) 및 기판 콘택트(292)가 제1 방향에 수직인 제2 방향(가령, y
방향)을 따라 뻗어 있을 수 있는 각자의 트렌치 내에 형성될 수 있다. 소스 영역(201)은 소스 콘택트(202)가 안
에 배치되는 콘택트 트렌치(321)의 측벽에 인접하게 형성된다. 추가로, 드레인 영역(205)은 드레인 콘택트(20
6)가 안에 배치되는 콘택트 트렌치(322)의 측벽 및 하측부에 인접하게 배치될 수 있다. 기판 콘택트(292)는 콘
택트 트렌치(323) 내에 더 형성된다. 콘택트 트렌치(323)의 측벽 및 하측부가 도핑되어 도핑된 부분(291)을 형
성할 수 있다.
도 1c는 도 1b에도 도시된 바와 같이 II와 II' 간 반도체 소자(1)의 단면도를 도시한다. 도 1c의 단면도는 복수[0027]
의 게이트 트렌치(212)를 가로지르도록 취해진다. 도시된 바와 같이, 인접한 트렌치(212)에 의해 제1 전도 유형
의 반도체 물질이 패터닝된다. 패터닝 때문에, 단일 리지(ridge)를 형성하는 반도체 물질의 분리된 라멜라
(lamella)가 형성될 수 있다. 리지는 상면(220a) 및 측벽(220b)을 포함한다. 게이트 유전체 층(211)이 각각의
리지의 측벽(220b) 및 상면(220a)에 인접하게 배치된다. 덧붙여, 전도성 물질이 인접 리지들 간 트렌치에 채워
져서 게이트 전극(210)을 형성할 수 있다. 설명된 바와 같이, 바디 영역(220)은 제1 방향으로 뻗어 있는 리지의
형태 또는 지느러미(fin)의 형태를 가진다. 더 구체적으로, 바디 영역(220)은 제1 방향으로 뻗어 있는 인접한
트렌치에 의해 리지로 패터닝된다. 측벽(220b)은 제1 주 표면(110)에 비해 수직으로 또는 75° 이상의 각도로
뻗어 있을 수 있다. 게이트 전극(210)은 리지의 2개의 측벽에 인접하게 배치될 수 있다. 덧붙여, 리지의 상면
(220a) 및 측벽(220b)은 완전히 직선으로 구현되지 않을 수 있다. 예를 들어, 상면(220a)과 측벽(220b) 간 교차
점이 둥근 모서리로서 구현될 수 있다. 마찬가지로, 게이트 트렌치(212)의 하부 부분이 리지의 측벽(220b)에 둥
근 모서리를 형성할 수 있다.
하나의 실시예에 따르면, 리지의 폭 d1은 d1 > 2×ld이며, 여기서 ld는 게이트 유전체 층(211)과 채널 영역[0028]
(220) 사이의 계면에서 형성되는 공핍 구역의 길이를 나타난다. 일반적으로, 트랜지스터에서, 임계 전압에 대응
하는 게이트 전압에서의 공핍 구역의 길이가 공핍 구역의 최대 폭에 대응한다고 여겨진다. 예를 들어, 공핍 구
역의 폭은 다음과 같이 결정될 수 있다:
[0029]
여기서 εS는 반도체 물질의 유전율(permittivity)(실리콘의 경우, 11.9 * ε0)을 나타내며, k는 볼츠만 상수[0030]
(1.38066 * 10
-23
J/K)를 나타내고, T는 온도, 가령, 293K를 나타내며, ln은 자연 로그를 나타내고, NA는 반도체
바디의 불순물 농도를 나타내며, ni는 진성 캐리어 농도(27℃에서 실리콘의 경우 1.45 *10
10
)를 나타내고, q는
기본 전하(1.6 * 10
-19
C)를 나타낸다.
특히, 바디 영역(220)이 바디 영역(220)의 전체 길이를 따라 바디 콘택트 영역(225)에 연결될 수 있도록, 리지[0031]
의 대향하는 측벽(220b)에서 형성되는 채널 영역(215)들이 서로 병합되지 않을 수 있다. 예를 들어, 트렌치의
폭이 반도체 기판(100)의 제1 주 표면(110)을 따라 대략 20 내지 1000㎚일 수 있는데, 가령, 200㎚ 이상일 수
있다. 또한, 리지의 폭 d1에 대응하는 인접 트렌치들 간 간격이 100㎚ 이상, 예를 들어, 130㎚ 이상, 더 예를
들면, 200, 300, 400 또는 500㎚ 이상일 수 있다. 추가 실시예에 따르면, 리지의 폭 d1이 d1 < 2×ld이며, 여기
서 ld는 게이트 유전체 층(211)과 채널 영역(220) 간 계면에서 형성되는 공핍 구역의 길이를 나타낸다. 이
경우, 예를 들어, 임계치 전압에 대응하는 전압이 게이트 단자에 인가될 때, 리지의 대향하는 측벽(220b)에서
리지들 내에 형성되는 채널 영역들이 서로 물리적으로 접촉할 수 있다. 실시예에 따르면, 게이트 전극이 적절한
전위로 설정될 때, 바디 영역(220)은 완전 공핍될 수 있다. 이러한 트랜지스터는 이른바 "완전 공핍" 트랜지스
터라고 일컬어진다. 이러한 트랜지스터에서, 최적의 임계치 미만 전압이 획득될 수 있고 단채널 효과가 효과적
으로 억제되어, 개선된 소자 특성이 도출될 수 있다. 이 실시예에 따르면, 리지의 폭이, 제2 방향을 따라 그리
고 반도체 기판(100)의 제1 주 표면(110)에 평행하여, 대략 20 내지 130㎚, 가령, 40 내지 120㎚일 수 있다.
가령, 적합한 전압을 게이트 전극(210)에 인가함으로써, 트랜지스터가 스위치 온(on)될 때, 전도성 역전층[0032]
(215)(전도성 채널)이 바디 영역(220)과 게이트 유전체(211) 간 경계부에 형성된다. 따라서 트랜지스터는 소스
영역(201)에서 드레인 영역(205)으로의 전도 상태가 된다. 스위치 오프(off)의 경우, 어떠한 전도성 역전층도
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형성되지 않고 트랜지스터가 비-전도 상태가 된다.
트랜지스터는, 예를 들어, 소스 영역(201)과 드레인 영역(205) 간 오프(off)-상태에서, 0.3 내지 10V, 가령,[0033]
1.4V 내지 약 4V의 범위의 차단 전압(blocking voltage)을 견딜 수 있다. 온(on)-상태에서 흐르는 전류가 최대
대략 1.5 암페어 이상일 수 있다. 리지의 형태를 갖는 바디 영역의 특수 구성 때문에, 감소된 소자 면적에서 더
큰 유효 채널 폭이 획득될 수 있다. 또한, 단채널 효과가 더 잘 억제될 수 있기 때문에 누설 전류가 감소될 수
있다. 따라서 트랜지스터의 횡방향 연장을 증가시키지 않고, 트랜지스터의 유효 폭이 크게 증가될 수 있다.
하나의 실시예에 따르면, 소스 영역(201)은 게이트 트렌치(212)의 깊이의 적어도 0.5배까지 연장될 수 있다. 따[0034]
라서, 바디 영역(220)은 큰 연장 깊이에 걸쳐 소스 영역(201)에 연결될 수 있다. 이로써, 유효 채널 폭이 더 증
가될 수 있다. 바디 콘택트 부분(225)의 존재 때문에, 소스 콘택트(202)를 통한 바디 영역(220)과 소스 단자
(271) 간 저-옴 콘택트(low-ohmic contact)가 이뤄지고 기생 바이폴라 트랜지스터가 열화되거나 억제될 수
있다.
반도체 소자가 제2 전도 유형의 제2 층(140)에 형성되는 제1 전도 유형의 우물 영역(150), 가령, p-형 우물 내[0035]
에 형성되는 특정 구성 때문에, 누설 전류가 기판으로 흐르는 것이 방지될 수 있다. 매립 층(135)의 존재 때문
에, 제1 (p-도핑된) 층(130)에 대해 더 높은 강건성이 얻어질 수 있다. 예를 들어, 기판으로부터 정공이 주입될
때, 매립 층(135)은 정공의 주입에 대비해 반도체 소자를 보호한다.
달리 해석하면, 도 1a 내지 1c에 도시된 반도체 소자가 제1 주 표면(110)을 갖는 반도체 기판(100)에 형성된 전[0036]
계 효과 트랜지스터(200)를 포함하는 반도체 소자라고 이해될 수 있다. 전계 효과 트랜지스터(200)는 소스 콘택
트 트렌치(321) 및 드레인 콘택트 트렌치(322)를 포함하며, 각각의 트렌치는 제1 주 표면에 평행인 제2 방향으
로 뻗어 있다. 전도성 물질이 소스 콘택트 트렌치(321) 및 드레인 콘택트 트렌치(322) 내에 형성되며, 각각의
트렌치는 제1 주 표면 내에 형성된다. 전계 효과 트랜지스터(200)는 게이트 전극 구조물(210) 및 소스 콘택트
트렌치(321)와 드레인 콘택트 트렌치(322) 사이에 뻗어 있는 바디 영역(220)을 더 포함한다. 게이트 전극 구조
물(210) 및 바디 영역(220)은 제2 방향, 가령, y 방향을 따라 교대하여 배열된다. 전계 효과 트랜지스터(200)는
소스 콘택트 트렌치(321) 내 소스 콘택트(202)에 전기적으로 연결되며 바디 영역(220)에 인접한 소스 영역(21
0)을 더 포함한다. 전계 효과 트랜지스터(200)는 드레인 콘택트 트렌치(322) 내 드레인 콘택트(206)에 전기적으
로 연결되며 바디 영역(220)에 인접한 드레인 영역(205)을 더 포함한다. 전계 효과 트랜지스터는 소스 콘택트
그루브에 인접하며 소스 콘택트 트렌치(321) 내 소스 콘택트(202)에 전기적으로 연결된 바디 콘택트(225)를 더
포함한다.
도 2a 및 2b는 추가 실시예에 따르는 반도체 소자의 단면도를 도시한다. 도 1a 내지 1c에 도시된 전계 효과 트[0037]
랜지스터의 구성요소에 추가로, 도 2a에 도시된 반도체 소자(1)의 전계 효과 트랜지스터(200)는 바디 영역(22
0)과 접촉하고 소스 영역(201)과도 더 접촉하여 배치되는 소스 연결 부분(201b)을 더 포함한다. 또한, 전계 효
과 트랜지스터는 바디 영역(220)과 접촉하는 드레인 연결 부분을 포함할 수 있다. 드레인 연결 부분은 드레인
영역(205)과 더 접촉한다. 도 2a에 추가로 도시된 바와 같이, 드레인 콘택트(206)는 우물 영역(150)을 직접 접
촉할 수 있으며, 반면에 드레인 영역(205)은 드레인 콘택트(206)의 하측부에 부재할 수 있다.
도 2b는 반도체 소자의 수평 단면도를 도시한다. 도시된 바와 같이, 소스 연결 부분(201b)은 게이트 트렌치[0038]
(212)에 인접하게 배치되고, 인접 트렌치들에 할당된 소스 연결 부분(201b)들은 서로 절연된다. 마찬가지로, 드
레인 연결 부분이 게이트 트렌치(212)의 측벽에 인접하게 배치된다. 덧붙여, 상이한 트렌치들에 할당된 드레인
연결 부분(205b)들이 서로 절연된다.
도 2c는 도 2b에도 도시된 바와 같이 IV와 IV'로 취해진 단면도를 도시한다. 더 구체적으로, 도 2c의 단면도는[0039]
게이트 트렌치(212)를 가로지르도록 취해진다. 도시된 바와 같이, 소스 연결 부분(201b)이 게이트 트렌치(212)
와 소스 영역(201) 사이에 배치되고, 드레인 연결 부분(205b)은 게이트 트렌치(212)와 드레인 영역(205) 사이에
배치된다.
다음에서, 도 2a 내지 2c의 실시예의 반도체 소자를 제조하는 방법의 하나의 예시가 설명될 것이다. 특히, 소스[0040]
연결 부분(201b)과 드레인 연결 부분(205b)이 게이트 트렌치(212)에 대해 자기-정렬되는 방식으로 형성되는 방
법이 설명될 것이다. 자기-정렬 덕분에, 게이트 트렌치(212)에 대한 소스 또는 드레인 콘택트 트렌치(321, 32
2)의 오버레이 편차가 보상될 수 있다. 특히, 하나의 측부 상에서, 소스 영역(201)과 게이트 전극(210) 간 단락
또는 드레인 영역(205)과 게이트 전극(210) 간 단락이 피해질 수 있다. 동시에, 소스/바디 접합 또는 바디/드레
인 접합에서의 도핑 프로파일이 개선된다. 따라서 소스 콘택트(202) 또는 드레인 콘택트(206)의 금속과 바디 영
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역(220) 간의 접촉 저항이 감소될 수 있다.
반도체 소자를 형성하기 위한 시작점이, 제1 전도 유형의 제1 층(130), 제2 전도 유형의 제2 층(140), 및 제2[0041]
층(140)보다 더 높은 도핑 농도로 도핑되고 제1 층(130)과 제2 층(140) 사이에 배치되는 제2 전도 유형의 매립
층(135)을 포함하는 반도체 기판(100)일 수 있다. 예를 들어, 주입(implantation) 단계에 의해 도펀트를 주입시
킴으로써 매립 도핑 층(135)이 형성될 수 있다. 제2 전도 유형의 제2 층(140)이 매립 층(135) 위에서 반도체 물
질을 에피택시 성장시킴으로써 형성될 수 있다. 제1 전도 유형으로 도핑된 우물 영역(150)이 제2 전도 유형의
제2 층 내에 형성된다. 우물 영역(150)은 마스킹된 이온 주입 공정에 의해 형성될 수 있다. 이들 부분 중 임의
의 것이 서로 다른 공정에 의해 형성될 수 있음이 쉽게 이해될 것이다. 제2 층(140)의 노출된 수평 표면 부분
및 우물 영역(150)의 표면 부분이 제1 주 표면(110)을 형성한다.
가령, 실리콘 옥사이드 층(281) 및 실리콘 니트라이드 층(311)을 포함하는 하드 마스크 층 스택(310)이 제1 주[0042]
표면(110) 위에 형성될 수 있다. 그 후, 게이트 트렌치(212)가 제1 주 표면(110) 내에 포토리소그래피에 의해
형성될 수 있다. 예를 들어, 게이트 트렌치는 대략 1 내지 2㎛의 깊이까지 에칭될 수 있다. 또한, 인접 게이트
트렌치(212)들 간 간격 d1은 50 내지 500㎚일 수 있다. 도 3a는 최종 구조물의 하나의 예시의 수직 단면도를 도
시한다. 또한 도 3b는 최종 구조물의 하나의 예시의 수평 단면도를 도시한다. 도시된 바와 같이, 게이트 트렌치
(212)들은 간격 d1을 두고 배치된다. 복수의 게이트 트렌치(212)가 제2 방향, 가령, y 방향을 따라 배열된다.
또한, 게이트 트렌치(212)가 제1 방향, 가령, x 방향으로 뻗어 있다.
다음 단계에서, 도핑된 실리케이트 유리 층이 게이트 트렌치(212) 내에 형성될 수 있다. 예를 들어, 도핑된 유[0043]
리 층(312)은 비소 실리케이트 유리 또는 포스포실리케이트(phosphosilicate) 유리를 포함할 수 있다.
도 4a 및 4b는 최종 구조물의 예시의 단면도를 도시한다. 수직 단면도를 나타내는 도 4a에 도시된 바와 같이,[0044]
도핑된 유리 층(312)이 게이트 트렌치(212)를 채우고 하드 마스크 층 스택(311) 위에 형성된다.
그 후, 추가 리소그래피가 수행되어 채널 영역을 형성할 수 있다. 더 구체적으로, 도핑된 유리 층(312)의 일부[0045]
분이 포토레지스트 물질로 덮이는데, 이때 게이트 트렌치(212)의 중앙 부분을 덮이지 않게 둔다. 그 후 이 패터
닝된 포토레지스트 층을 에칭 마스크로서 이용하여 에칭 단계가 수행됨으로써 게이트 트렌치(212)의 중앙 부분
으로부터 도핑된 유리가 제거될 수 있다.
따라서, 제1 방향에 수직에서 볼 때, 도핑된 실리콘 유리가 트렌치의 오른쪽 측벽과 게이트 트렌치(212)의 왼쪽[0046]
측벽에 인접하게 유지된다. 그 후 열 공정 단계가 수행된다. 예를 들어, 이는 대략 1 내지 60초 동안 약 900 내
지 1100℃의 온도에서 이뤄질 수 있다. 따라서 도핑된 유리 층(312)에 포함된 도펀트가 우물 영역(150)으로 확
산되어 소스 연결 부분(201b) 및 드레인 연결 부분(205b)을 형성할 수 있다. 소스 연결 부분(201b)은 게이트 트
렌치(212)의 왼쪽 측벽에 인접하게 배치될 수 있다. 덧붙여, 드레인 연결 부분은 게이트 트렌치(212)의 오른쪽
측벽에 인접하게 배치될 수 있다. 소스 연결 부분(201b)의 일부분이 게이트 트렌치(212) 아래로 뻗어 있다. 덧
붙여, 드레인 연결 부분의 일부분이 게이트 트렌치(212) 아래로 뻗어 있다.
도 5a는 최종 구조물의 일례를 도시한다. 또한, 도 5b는 최종 구조물의 하나의 예시의 수평 단면도를 도시한다.[0047]
도시된 바와 같이, 소스 연결 부분(201b)이 게이트 트렌치(212)의 왼쪽 측부를 둘러싸도록 배치된다. 마찬가지
로, 드레인 연결 부분이 게이트 트렌치(212)의 오른쪽 측부를 둘러싸도록 배치된다. 인접 게이트 트렌치(212)들
에 할당된 소스 연결 부분(201b)들은 서로 접촉하지 않는다. 도핑된 우물 영역(150)의 일부분이 인접 연결 부분
(201b)들 사이에 배치된다. 그 후 게이트 트렌치(212)의 측벽과 하측부 상에 유전체 층이 형성될 수 있다.
그 후, 도핑된 폴리실리콘이 게이트 트렌치(212) 내에 형성될 수 있다. 그 후 게이트 전극(210)이 패터닝될 수[0048]
있다. 예를 들어, 이는 포토리소그래피 공정을 수행하고, 그 후 에칭 단계를 수행함으로써 이뤄질 수 있다. 대
안적으로, 이는 CMP("chemical mechanical polishing", 화학 기계적 연마) 단계에 의해 이뤄질 수 있다.
도 6a 및 6b는 하나의 예시의 최종 구조물의 단면도를 도시한다. 수직 단면도를 보여주는 도 6a에 도시된 바와[0049]
같이, 게이트 전극(210)은 게이트 트렌치(212)에 배치된다. 게이트 전극(210)은 게이트 유전체 층(211)에 의해
인접 기판 물질로부터 절연된다. 도 6b는 복수의 게이트 트렌치(212)를 가로지르는 수평 단면도를 도시한다.
다음 단계에서, 트랜지스터와 제2 전도 유형의 제2 층(140)을 접촉시키기 위한 콘택트 트렌치가 형성된다. 예를[0050]
들어, 이는 구조물 위에 추가 하드 마스크 층(282)을 형성하여 게이트 전극(210)을 덮음으로써 이뤄질 수 있다.
그 후, 소스 콘택트, 드레인 콘택트, 및 기판 콘택트를 형성하기 위한 콘택트 트렌치(321, 322, 323)가 형성될
수 있다. 예를 들어, 소스 콘택트 트렌치(321)는 게이트 트렌치의 깊이 0.5배 이상의 깊이까지 뻗어 있을 수 있
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다. 드레인 콘택트 트렌치(322)는 소스 콘택트 트렌치(321)와 유사한 깊이로 뻗어 있을 수 있다.
도 7a는 최종 구조물의 수직 단면도를 도시한다. 도시된 바와 같이, 소스 콘택트 트렌치(321), 드레인 콘택트[0051]
트렌치(322)가 우물 영역(150) 내에 형성된다. 또한, 기판 콘택트 트렌치(323)는 제2 전도 유형의 제2 층(140)
내에 배치된다. 도 7b는 수평 단면도를 도시한다. 도시된 바와 같이, 소스 트렌치(321), 드레인 콘택트 트렌치
(322) 및 기판 콘택트 트렌치(323) 각각은 제2 방향, 가령, y 방향을 따라 뻗어 있다.
그 후, 도핑 단계가 수행되어 소스 영역(201), 드레인 영역(205), 기판 콘택트(291)를 완성하고 바디 콘택트[0052]
(225)를 더 형성할 수 있다. 예를 들어, 이는 제2 전도 유형(가령, n )의 도펀트를 이용한 이온 주입 단계를 수
행하는 것을 포함할 수 있다. 하나의 실시예에 따르면, 이는 소스 콘택트 트렌치(321), 드레인 콘택트 트렌치
(322) 및 기판 콘택트 트렌치(323)의 측벽을 도핑하기 위한 경사 이온 주입 단계일 수 있다. 따라서 이들 트렌
치 중 임의의 트렌치에 인접한 기판 물질의 측벽이 제2 전도 유형의 도펀트로 도핑될 것이다. 또한, 리소그래피
단계가 수행되어 드레인 콘택트 트렌치(322) 및 기판 콘택트 트렌치(323)를 커버할 수 있다. 그 후, 수직방향
주입 단계가 소스 콘택트 트렌치(321)의 하측부에서 바디 콘택트(225)를 형성하도록 수행될 수 있다. 그 후, 열
처리, 예컨대, 고속 열 어닐링 단계가 약 1 내지 60초 동안 약 900 내지 1100℃에서 수행되어, 도핑 공정을 완
료할 수 있다.
도 8a는 최종 구조물의 수직 단면도를 도시한다. 도시된 바와 같이, 제2 전도 유형의 도핑된 부분이 트렌치[0053]
(321, 322 및 323)의 측벽에 인접하게 배치된다. 덧붙여, 바디 콘택트 부분(225)은 소스 콘택트 트렌치(321)의
하부 부분에 형성된다. 바디 콘택트 부분(225)은 제1 전도 유형의 우물 영역(150)과 전기적으로 그리고 물리적
으로 접촉하여 배치된다. 도 8b는 최종 구조물의 수평 단면도를 도시한다.
그 후, 전도성 물질이 소스 콘택트 트렌치(321), 드레인 콘택트 트렌치(322) 및 기판 콘택트 트렌치(323) 각각[0054]
에 채워질 수 있다. 예를 들어, Ti/TiN의 장벽 층이 이들 트렌치 중 임의의 것 내에 형성되고, 그 후 텅스텐이
증착될 수 있다. 소스 전극, 드레인 전극 및 기판 콘택트의 전도성 물질을 형성하기 위해 대안적 물질이 사용될
수 있음이 자명하게 이해될 것이다. 따라서 도 2a 및 2b에 도시된 구조물이 획득된다.
도 9a 내지 11b는 도 5a 및 5b에 도시된 구조물에서 시작하는 이 공정의 변형을 도시한다. 열 처리 단계를 수행[0055]
하여 우물 영역(150)에서 도펀트를 확산시킨 후, 도핑된 옥사이드(312)의 나머지 부분이 게이트 트렌치(212)로
부터 완전히 제거되고 세정 단계가 수행된다. 그 후, 게이트 유전체 층(211)이 게이트 트렌치(212)의 측벽 및
하측부에 인접하게 형성되고, 그 후 게이트 트렌치(212) 내부로 폴리실리콘이 채워진다. 그 후 폴리실리콘이 패
터닝되어 게이트 전극(210)을 형성할 수 있다. 예를 들어, 이는 포토리소그래피 단계 및 뒤이은 에칭 공정을 이
용해 이뤄질 수 있다. 대안적으로, CMP 단계가 수행될 수 있다.
도 9a 및 9b는 최종 구조물의 예시적 단면도를 도시한다. 그 후 하나 이상의 소스 콘택트 트렌치(321), 드레인[0056]
콘택트 트렌치(322) 및 기판 콘택트 트렌치(323)가 도 7a 및 7b를 참조하여 설명된 바와 유사한 방식으로 형성
될 수 있다.
도 10a 및 10b는 최종 구조물의 단면도를 도시한다. 그 후, 도핑 공정이 수행되어 소스 영역(201), 드레인 영역[0057]
(205) 및 기판 콘택트(291)를 완성할 수 있다. 덧붙여, 도핑 공정이 수행되어 바디 콘택트(225)를 형성할 수 있
다. 도핑 공정은 도 8a 및 8b를 참조하여 앞서 설명된 바와 유사한 방식으로 수행될 수 있다.
따라서 도 11a 및 11b에 도시된 구조물이 획득될 수 있다. 도시된 바와 같이, 소스 영역(201)이 소스 트렌치[0058]
(321)의 측벽에 인접하게 배치된다.
덧붙여, 드레인 영역(205)은 드레인 콘택트 트렌치(322)의 측벽에 인접하게 배치된다. 기판 콘택트(291)가 기판[0059]
콘택트 트렌치(323)의 측벽에 배치된다. 바디 콘택트(225)는 소스 콘택트 트렌치(321)의 하측부에 인접하게 배
치된다. 그 후, 앞서 설명된 바와 유사한 방식으로, 전도성 물질이 소스 콘택트 트렌치(321), 드레인 콘택트 트
렌치(322), 및 기판 콘택트 트렌치(322)에 충전될 수 있다. 따라서 도 2a 및 2b에 도시된 구조물이 획득될 수
있다.
도 12는 하나의 실시예에 따르는 반도체 소자를 제조하기 위한 방법을 요약한다. 도시된 바와 같이, 제1 주 표[0060]
면을 갖는 반도체 기판에 반도체 소자를 제조하는 방법이 소스 영역을 형성하는 단계(S100), 드레인 영역을 형
성하는 단계(S110), 바디 영역을 형성하는 단계(S120), 및 바디 영역에 게이트 전극을 형성하는 단계(S130)를
포함하며, 게이트 전극은 바디 영역 내에 형성되는 채널의 전도율을 제어하도록 구성되며, 게이트 전극은 게이
트 트렌치 내에 형성되며, 바디 영역은 소스 영역과 드레인 영역 사이에 제1 방향을 따라 배치되도록 형성되며,
제1 방향은 제1 주 표면에 평행하며, 바디 영역은 제1 방향을 따라 뻗어 있는 제1 리지의 형태를 가지며, 바디
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영역은 소스 영역 및 드레인 영역에 인접한다. 방법은 소스 콘택트를 형성하는 단계(S140) 및 바디 콘택트를 형
성하는 단계(S150)를 더 포함하며, 소스 콘택트는 소스 단자에 전기적으로 연결되며, 바디 콘택트는 소스 콘택
트 및 바디 영역에 전기적으로 연결되도록 형성된다. 도 12가 서로 다른 단일 공정의 특정 천이를 나타내지만,
이 천이는 단일 공정을 재배열함으로써 수정될 수 있음이 자명하게 이해될 것이다. 또한 공동 공정 방법에 의해
복수의 공정이 동시에 수행될 수 있다.
본 명세서에 기재된 반도체 소자(1)가 병렬로 연결될 수 있는 복수의 단일 전계 효과 트랜지스터(200)를 포함한[0061]
다. 가령, 복수의 병렬 트랜지스터(200)는 소스 콘택트 트렌치(321)에 배치된 공통 소스 콘택트 또는 전극(202)
및 드레인 콘택트 트렌치(322)에 배치된 공통 드레인 콘택트 또는 전극(206)을 포함할 수 있다. 단일 트랜지스
터의 패턴이 제1 방향 및 제2 방향을 따라 반복되고 거울대칭(mirror)될 수 있다.
하나의 실시예에 따르는 반도체 소자는 저전압 전력 스위치 또는 트랜지스터, 가령, 저-옴 저전압 스위치로서[0062]
적절하게 사용될 수 있다. 예를 들어, "저전압"이라는 용어는 대략 10 내지 15V의 소스-드레인 전압을 지칭할
수 있다. 특정 적용예에 따르면, 어레이의 단일 요소들을 스위칭하기 위한 집적 회로가 실시예에 따르는 반도체
소자를 포함할 수 있다. 예를 들어, 단일 요소가 비교 가능한 저 전압에서 서로 독립적으로 구동될 수 있다.
도 13은 전류 조정기(50)와 직렬로 연결되는 LED("light emitting diode", 발광 다이오드)(51)의 어레이를 스[0063]
위칭하기 위한 집적 회로의 등가 회로도를 도시한다. 예를 들어, 이러한 LED(51)의 순방향 전압이 약 1.4V 내지
약 6V일 수 있고 전류가 최대 1.5A일 수 있다. 스위치(52)에 의해 단일 LED(51)가 서로 독립적으로 구동될 수
있다. 스위치(52)는 실시예에 따르는 반도체 소자를 포함할 수 있다.
지금까지 본 발명의 실시예가 기재되었지만, 추가 실시예가 구현될 수 있음이 자명하다. 예를 들어, 추가 실시[0064]
예가 청구범위에 언급된 특징부의 임의의 부분조합 또는 앞서 제공된 예시에서 기재된 요소들의 임의의 부분조
합을 포함할 수 있다. 따라서 이하의 청구범위의 사상 및 범위가 본 명세서에 포함된 실시예의 기재에 한정되지
않는다.
도면
도면1a
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도면1b
도면1c
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도면2a
도면2b
도면2c
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도면3a
도면3b
도면4a
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도면4b
도면5a
도면5b
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도면6a
도면6b
도면7a
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도면7b
도면8a
도면8b
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도면9a
도면9b
도면10a
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도면10b
도면11a
도면11b
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