반도체 소자의 금속배선 형성방법(Method of forming metal line in semiconductor device)

(19)대한민국특허청(KR)
(12) 공개특허공보(A)
(51) 。Int. Cl.
H01L 21/28 (2006.01)
H01L 21/3205 (2006.01)
H01L 21/205 (2006.01)
(11) 공개번호
(43) 공개일자
10-2006-0075404
2006년07월04일
(21) 출원번호 10-2004-0114185
(22) 출원일자 2004년12월28일
(71) 출원인 주식회사 하이닉스반도체
경기 이천시 부발읍 아미리 산136-1
(72) 발명자 송필근
서울특별시 도봉구 창동 태영아파트 104-1603
이승철
경기도 이천시 증포동 191-7 선경아파트 101-604
(74) 대리인 신영무
심사청구 : 없음
(54) 반도체 소자의 금속배선 형성방법
요약
본 발명은 반도체 소자의 금속배선 형성방법에 관한 것으로, 본 발명의 사상은 반도체 기판 상에 금속배선 패턴을 형성하
는 단계, 상기 금속배선이 형성된 결과물 전면에 캡핑막으로써의 HDP산화막을 형성하는 단계 및 상기 HDP 산화막 상에
소정의 압력, 소정의 파워, 소정의 가스유량을 가진 공정조건을 통해 제1 패시베이션막을 형성하고, 상기 제1 패시베이션
막 형성공정보다 압력을 낮추고, 파워를 올리고, 유입되는 가스들의 유량을 감소시키는 공정조건을 통해 상기 제1 패시베
이션막 상에 제2 패시베이션막을 형성하는 단계를 포함한다.
대표도
도 2
색인어
금속배선
명세서
도면의 간단한 설명
도 1 및 도 2는 본 발명에 따른 반도체 소자의 금속배선 형성방법을 설명하기 위한 단면도들이다.
*도면의 주요부분에 대한 부호의 설명*
공개특허 10-2006-0075404
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10: 반도체 기판 12: 층간 절연막
14: 장벽 금속층 16: 금속층
18: 티타늄/티타늄 질화막 20: 반사방지막
24: HDP 산화막 26: 제1 패시베이션막
28: 제2 패시베이션막
발명의 상세한 설명
발명의 목적
발명이 속하는 기술 및 그 분야의 종래기술
본 발명은 반도체 소자의 제조방법에 관한 것으로, 더욱 상세하게는 반도체 소자의 금속배선 형성방법에 관한 것이다.
반도체 소자의 금속배선 형성방법에 있어서, 금속배선 상부에 캡핑막을 형성하는 데, 상기 캡핑막은 고유전 특성에 의해
유전율 감소 효과가 미약한 특징이 있다.
따라서 반도체 소자의 금속배선 형성공정에 있어서, 상기 금속배선 상에 캡핑막 증착 후 유전율 증가를 최소화할 수 있도
록 하는 기술들이 요구되고 있다.
발명이 이루고자 하는 기술적 과제
상술한 문제점을 해결하기 위한 본 발명의 목적은 상기 금속배선 상에 캡핑막 증착 후 유전율 증가를 최소화할 수 있도록
하는 반도체 소자의 금속배선 형성방법을 제공함에 있다.
발명의 구성 및 작용
상술한 목적을 달성하기 위한 본 발명의 사상은 반도체 기판 상에 금속배선 패턴을 형성하는 단계, 상기 금속배선이 형성
된 결과물 전면에 캡핑막으로써의 HDP산화막을 형성하는 단계 및 상기 HDP 산화막 상에 소정의 압력, 소정의 파워, 소정
의 가스유량을 가진 공정조건을 통해 제1 패시베이션막을 형성하고, 상기 제1 패시베이션막 형성공정보다 압력을 낮추고,
파워를 올리고, 유입되는 가스들의 유량을 감소시키는 공정조건을 통해 상기 제1 패시베이션막 상에 제2 패시베이션막을
형성하는 단계를 포함한다.
상기 제1 패시베이션막은 7~ 9 Torr의 압력, 300~ 390W의 파워, 55~ 70slm의 SiH4 가스 유량, 30~ 50 slm의 NH3 가
스 유량을 가진 공정 조건에서 수행하여, 500~ 3000Å 정도의 두께로 질화막을 형성하는 것이 바람직하고, 상기 제2 패시
베이션막은 3~ 5 Torr의 압력, 400~ 470W의 파워, 30~ 45slm의 SiH4 가스 유량, 20~ 27 slm의 NH3 가스 유량을 가진
공정 조건에서 수행하여, 500~ 2000Å 정도의 두께로 질화막을 형성하는 것이 바람직하다.
상기 HDP 산화막은 3000~ 5000Å 정도의 두께로 형성하는 것이 바람직하다.
상기 금속배선 패턴은 제1 장벽 금속층, 금속층, 제2 장벽금속층 및 반사방지막이 적층 형성된 것이 바람직하다.
이하, 첨부 도면을 참조하여 본 발명의 실시 예를 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로
변형될 수 있지만 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본
발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해 제공되어지는 것이
다. 또한 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다 또는 접촉하고 있다 라고 기재되는 경우에, 상기 어떤 막은 상
기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제 3의 막이 개재되어질 수도 있다.
공개특허 10-2006-0075404
- 2 -
도 1 및 도 2는 본 발명에 따른 반도체 소자의 금속배선 형성방법을 설명하기 위한 단면도들이다.
도 1을 참조하면, 트랜지스터(미도시)가 구비된 반도체 기판(10)상에 도전성 물질간의 산화막(Inter Poly Oxide: IPO)과
같은 층간 절연막(12)을 형성하고, 상기 층간 절연막(12) 상에 제1 장벽 금속층, 금속층, 제2 장벽 금속층인 티타늄/티타늄
질화막 및 반사 방지막(ARC :Anti reactive coating layer)을 순차적으로 형성한다.
상기 반사 방지막의 소정영역에 금속배선을 정의하기 위한 포토레지스트 패턴(미도시)을 형성하고, 이를 식각 마스크로 식
각 공정을 수행하여, 패터닝된 반사방지막(20), 티타늄/티타늄 질화막(18)과 제2 장벽금속층, 금속층(16), 제1 장벽 금속
층(14)을 형성하여, 금속배선 패턴을 형성한다.
상기 금속층(16)은 구리물질 또는 알루미늄물질로 형성할 수 있다.
상기 반사 방지막(20)은 이후 수행될 에치백 공정시 하부의 금속층의 손실을 줄이기 위해 옥시나이트라이드(Oxynitride)
를 300~ 1000Å 정도의 두께로 형성한다.
도 2를 참조하면, 상기 금속배선 패턴이 형성된 결과물 전면에 HDP 산화막(24)인 층간 절연막을 형성한다. 상기 HDP 산
화막(24)인 층간 절연막은 3000~ 5000Å 정도의 두께로 형성할 수 있도록 한다.
상기 층간절연막으로써 HDP 산화막(24)을 증착함으로써, 상기 금속배선 패턴의 캡핑막(capping layer)으로써, HDP 산
화막은 스텝 커버리지가 좋으므로 오버행(overhang)에 의한 후속 공정의 갭필(gap fill)의 어려움을 방지할 수 있게 된다.
이어서, 상기 HDP산화막(24)이 형성된 결과물 전면에 질화막인 제1 패시베이션층(26) 및 질화막인 제2 패시베이션층
(28)을 순차적으로 형성한다.
상기 질화막인 제1 패시베이션막(26) 증착 공정시 7~ 9 Torr 정도의 압력, 300~ 390W 정도의 파워, 55~ 70 정도 SiH4
가스의 유량, 30~ 50 정도 NH3 가스의 유량을 가진 공정 조건에서 수행하여, 500~ 3000Å 정도의 두께로 형성한다.
상기 질화막인 제2 패시베이션막(28) 증착 공정시 3~ 5 Torr 정도의 압력, 400~ 470W 정도의 파워, 30~ 45 정도 SiH4
가스의 유량, 20~ 27 정도 NH3 가스의 유량을 가진 공정 조건에서 수행하여, 500~ 2000Å 정도의 두께로 형성한다.
상기 제2 패시베이션층 형성공정은 제1 패시베이션층 형성공정과 동일한 챔버내에서 수행하고, 제1 패시베이션층 형성공
정보다 압력을 낮추고, 파워를 올리고, 유입되는 가스들의 유량을 감소시켜 수행된다.
상기의 공정조건으로 형성된 제1 패시베이션층은 장력(Tensile Stress)특성을 가지게 되고, 상기 형성된 제1 패시베이션
층의 장력 특성을 이용하여 상기 제2 패시베이션층의 압축 스트레스(Compressive Stress)특성을 완화시키게 됨으로써,
패시베이션층으로써의 스트레스 특성을 완화시켜 패시베이션층에 발생할 수 있는 크랙(crack)을 방지하게 된다.
본 발명에 의하면, HDP 산화막 상에 상기 제1 및 제2 패시베이션막을 증착 함으로써, 기존의 HDP막만 사용하는 것보다
두께를 낮출수 있어 유전율을 줄일수 있다.
또한, 본 발명에 의하면, 상기 공정을 통해 장력(Tensile Stress)특성을 가지는 제1 패시베이션층을 형성하게 되고, 상기
형성된 제1 패시베이션층의 장력 특성을 이용하여 상기 제2 패시베이션층의 압축 스트레스(Compressive Stress)특성을
완화시키게 됨으로써, 패시베이션층으로써의 스트레스 특성을 완화시켜 패시베이션층에 발생할 수 있는 크랙(crack)을 방
지하게 된다.
발명의 효과
이상에서 살펴본 바와 같이 본 발명에 의하면, 본 발명에 의하면, HDP 산화막 상에 상기 제1 및 제2 패시베이션막을 증착
함으로써, 기존의 HDP막만 사용하는 것보다 두께를 낮출수 있어 유전율을 줄일수 있는 효과가 있다.
공개특허 10-2006-0075404
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또한, 본 발명에 의하면, 상기 공정을 통해 장력(Tensile Stress)특성을 가지는 제1 패시베이션층을 형성하게 되고, 상기
형성된 제1 패시베이션층의 장력 특성을 이용하여 상기 제2 패시베이션층의 압축 스트레스(Compressive Stress)특성을
완화시키게 됨으로써, 패시베이션층으로써의 스트레스 특성을 완화시켜 패시베이션층에 발생할 수 있는 크랙(crack)을 방
지하게 되는 효과가 있다.
본 발명은 구체적인 실시 예에 대해서만 상세히 설명하였지만 본 발명의 기술적 사상의 범위 내에서 변형이나 변경할 수
있음은 본 발명이 속하는 분야의 당업자에게는 명백한 것이며, 그러한 변형이나 변경은 본 발명의 특허청구범위에 속한다
할 것이다.
(57) 청구의 범위
청구항 1.
반도체 기판 상에 금속배선 패턴을 형성하는 단계;
상기 금속배선이 형성된 결과물 전면에 캡핑막으로써의 HDP산화막을 형성하는 단계; 및
상기 HDP 산화막 상에 소정의 압력, 소정의 파워, 소정의 가스유량을 가진 공정조건을 통해 제1 패시베이션막을 형성하
고, 상기 제1 패시베이션막 형성공정보다 압력을 낮추고, 파워를 올리고, 유입되는 가스들의 유량을 감소시키는 공정조건
을 통해 상기 제1 패시베이션막 상에 제2 패시베이션막을 형성하는 단계를 포함하는 반도체 소자의 금속배선 형성방법.
청구항 2.
제1 항에 있어서, 상기 제1 패시베이션막은
7~ 9 Torr의 압력, 300~ 390W의 파워, 55~ 70slm의 SiH4 가스 유량, 30~ 50 slm의 NH3 가스 유량을 가진 공정 조건
에서 수행하여, 500~ 3000Å 정도의 두께로 질화막을 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
청구항 3.
제1 항에 있어서, 상기 제2 패시베이션막은
3~ 5 Torr의 압력, 400~ 470W의 파워, 30~ 45slm의 SiH4 가스 유량, 20~ 27 slm의 NH3 가스 유량을 가진 공정 조건
에서 수행하여, 500~ 2000Å 정도의 두께로 질화막을 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
청구항 4.
제1 항에 있어서, 상기 HDP 산화막은
3000~ 5000Å 정도의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
청구항 5.
제1 항에 있어서, 상기 금속배선 패턴은
공개특허 10-2006-0075404
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제1 장벽 금속층, 금속층, 제2 장벽금속층 및 반사방지막이 적층 형성된 것을 특징으로 하는 반도체 소자의 금속배선 형성
방법.
도면
도면1
도면2
공개특허 10-2006-0075404
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