인쇄회로기판 및 그 제조방법(Printed Circuit Board and Manufacturing Method thereof)

(19) 대한민국특허청(KR)
(12) 공개특허공보(A)
(11) 공개번호 10-2009-0070130
(43) 공개일자 2009년07월01일
(51) Int. Cl.

H05K 1/11 (2006.01)
(21) 출원번호 10-2007-0138024
(22) 출원일자 2007년12월26일
심사청구일자 2007년12월26일
(71) 출원인
삼성전기주식회사
경기도 수원시 영통구 매탄동 314
(72) 발명자
이용빈
충북 청주시 흥덕구 복대동 2991번지 베네치아
101호
김진관
대전 유성구 전민동 엑스포아파트 107동 506호
(뒷면에 계속)
(74) 대리인
특허법인화우
전체 청구항 수 : 총 11 항
(54) 인쇄회로기판 및 그 제조방법
(57) 요 약
본 발명은 배선 밀도를 높일 수 있는 인쇄회로기판 및 그 제조방법에 관한 것이다.
본 발명에 따른 인쇄회로기판은, 내부에 제1 비아가 형성된 기판; 상기 제1 비아 내측에 형성된 제1 회로 패턴;
상기 제1 회로 패턴 상부와 맞닿도록 상기 기판 상에 형성된 제2 회로 패턴; 상기 기판 상부에 형성되고, 내부에
상기 제2 회로 패턴의 상부가 노출되는 제2 비아가 형성된 제1 절연층; 상기 제2 비아 내측에 형성되어 상기 제2
회로 패턴의 상부와 맞닿도록 형성된 제3 회로 패턴; 상기 기판 하부에 형성되고, 내부에 상기 제1 회로 패턴의
하부가 노출되는 제3 비아가 형성되며, 상기 제1 회로 패턴의 내측을 충진시키는 제2 절연층; 및 상기 제3 비아
내측에 형성되어 제1 회로 패턴의 하부와 맞닿도록 형성된 제4 회로 패턴;을 포함한다. 이에 따라, 본 발명은 인
쇄회로기판의 제조공정을 단축시킬 수 있으며, 배선 밀도를 증가시킬 수 있는 효과가 있다.
대 표 도 - 도5
- 1 -
공개특허 10-2009-0070130
(72) 발명자
이영미
대전 대덕구 송촌동 선비마을5단지아파트 509-1704
홍석창
충북 청주시 흥덕구 복대동 영조아파트 2차 202동
802호
- 2 -
공개특허 10-2009-0070130
특허청구의 범위
청구항 1
내부에 제1 비아가 형성된 기판;
상기 제1 비아 내측에 형성된 제1 회로 패턴;
상기 제1 회로 패턴 상부와 맞닿도록 상기 기판 상에 형성된 제2 회로 패턴;
상기 기판 상부에 형성되고, 내부에 상기 제2 회로 패턴의 상부가 노출되는 제2 비아가 형성된 제1 절연층;
상기 제2 비아 내측에 형성되어 상기 제2 회로 패턴의 상부와 맞닿도록 형성된 제3 회로 패턴;
상기 기판 하부에 형성되고, 내부에 상기 제1 회로 패턴의 하부가 노출되는 제3 비아가 형성되며, 상기 제1 회
로 패턴의 내측을 충진시키는 제2 절연층; 및
상기 제3 비아 내측에 형성되어 제1 회로 패턴의 하부와 맞닿도록 형성된 제4 회로 패턴;
을 포함하는 인쇄회로기판.
청구항 2
제1항에 있어서,
상기 제1 내지 제4 회로 패턴은 Cu, Au, Ni 또는 Sn 중 어느 하나의 물질로 이루어진 것을 특징으로 하는 인쇄
회로기판.
청구항 3
제1항에 있어서,
상기 제1 내지 제4 회로 패턴은 Cu, Au, Ni 또는 Sn 중 어느 하나 이상의 물질이 혼합된 합금으로 이루어진 것
을 특징으로 하는 인쇄회로기판.
청구항 4
제1항에 있어서,
상기 제3 또는 제4 회로 패턴의 내측은 충진되지 않고 오픈된 것을 특징으로 하는 인쇄회로기판.
청구항 5
제1항에 있어서,
상기 제1 내지 제4 회로 패턴은 스태거형 구조를 갖도록 형성된 것을 특징으로 하는 인쇄회로기판.
청구항 6
기판 중앙에 제1 비아를 형성하는 단계;
상기 제1 비아에 내측이 오픈된 제1 회로 패턴을 형성하고 제1 비아 상에 제1 회로 패턴의 상부와 맞닿는 제2
회로 패턴을 형성하는 단계;
상기 기판 상부에 제1 절연층을 형성하고, 상기 기판 하부에 제1 회로 패턴 내측을 충진하도록 제2 절연층을 형
성하는 단계;
상기 제2 회로 패턴의 상부가 노출되도록 제1 절연층에 제2 비아를 형성하는 단계;
상기 제1 회로 패턴의 하부가 노출되도록 제2 절연층에 제3 비아를 형성하는 단계; 및
상기 제2 비아 및 제3 비아에 제3 및 제4 회로 패턴을 형성하는 단계;
를 포함하는 인쇄회로기판 형성방법.
- 3 -
공개특허 10-2009-0070130
청구항 7
제6항에 있어서,
상기 제1 내지 제4 회로 패턴은 서브트랙티브 공법, 풀어디티브 공법 또는 세미 어디티브 공법 중 선택된 어느
하나의 공법을 이용하여 형성하는 것을 특징으로 하는 인쇄회로기판 형성방법.
청구항 8
제6항에 있어서,
상기 제1 내지 제4 회로 패턴은 Cu, Au, Ni 또는 Sn 중 어느 하나의 물질로 형성하는 것을 특징으로 하는 인쇄
회로기판 형성방법.
청구항 9
제6항에 있어서,
상기 제1 내지 제4 회로 패턴은 Cu, Au, Ni 또는 Sn 중 어느 하나 이상의 물질이 혼합된 합금으로 형성하는 것
을 특징으로 하는 인쇄회로기판 형성방법.
청구항 10
제6항에 있어서,
상기 제3 또는 제4 회로 패턴은 그 내측이 충진되지 않고 오픈되도록 형성하는 것을 특징으로 하는 인쇄회로기
판 형성방법.
청구항 11
제6항에 있어서,
상기 제1 내지 제4 회로 패턴은 스태거형 구조를 갖도록 형성하는 것을 특징으로 하는 인쇄회로기판 형성방법.
명 세 서
발명의 상세한 설명
기 술 분 야
본 발명은 인쇄회로기판 및 그 제조방법에 관한 것으로, 보다 자세하게는 비아 내측에 형성된 회로 패턴을 에폭<1>
시수지로 충진하거나 필 도금 공정을 진행하지 않고 절연층으로 충진시킴으로써 공정시간을 단축시킬 수
있으며, 배선 밀도를 증가시킬 수 있는 인쇄회로기판 및 그 제조방법에 관한 것이다.
배 경 기 술
최근, 전자 제품의 경박 단소화에 추세가 가속화됨에 따라, 다층 인쇄회로기판(Multi-layer printed circuit<2>
board)에서 구현한 전층홀(plated through hole) 가공 방식이 아닌 필요한 회로층만 연결하여 최소의 회로층간
접합을 구현하는 빌드업(Build-up) 방식을 적용한 인쇄회로기판의 생산이 증가되고 있다.
빌드업 방식을 적용한 인쇄회로기판은 다층 인쇄회로기판을 일괄 적층하지 않고 순차 적층을 적용하며, 회로층<3>
간 접합이 이루도록 절연층을 레이저로 가공하여 다층 인쇄회로기판에서의 기계적 드릴에서 구현할 수 없었던
0.15mm 이하의 비아홀 구경을 형성시킬 수 있다. 이에 따라, 빌드업 방식을 적용한 인쇄회로기판은 미세한
BGA(Ball Grid Array)의 볼 패드 구현이 가능하고, 층간 접속을 통한 배선 밀도가 증가하며 전자 제품의 경박
단소화 및 성능 향상을 이룰 수 있다.
이러한, 빌드업 방식을 적용한 인쇄회로기판에 형성되는 비아는 스태거형 비아(Staggered type via), 0-링형 비<4>
아(0-ring type via), 스택형 비아(stack type via) 등이 있다.
이하, 관련도면을 참조하여 종래 기술에 의한 스태거형 비아 및 스택형 비아를 이용한 인쇄회로기판에 대하여<5>
자세히 설명하면 다음과 같다.
- 4 -
공개특허 10-2009-0070130
도 1은 종래 기술에 의한 스태거형 구조의 비아로 제조된 인쇄회로기판의 단면도이고, 도 2a 내지 도 2d는 도 1<6>
의 인쇄회로기판의 제조공정을 나타낸 공정 단면도이다.
먼저, 도 1에 도시한 바와 같이, 종래 스태거형 구조의 비아로 제조된 인쇄회로기판은 내부에 제1 비아(10a)가<7>
형성된 기판(10)과, 상기 제1 비아(10a)의 내측에 형성된 제1 회로 패턴(11)과, 상기 제1 회로 패턴(11) 사이에
충진된 도전성 페이스트(12)와, 상기 기판(10) 상부에 제1 회로 패턴(11)의 상부가 노출되는 제2 비아(13a)가
형성된 제1 절연층(13)과, 상기 기판(10)의 하부에 제1 회로 패턴(11)의 하부가 노출되는 제3 비아(14a)가 형성
된 제2 절연층(14)과, 상기 제2 및 제3 비아(13a, 14a)에 형성된 제2 및 제3 회로 패턴(15, 16)으로 이루어져,
상기 제1 내지 제3 비아(10a, 13a, 14a)가 스태거형 구조를 갖는다.
상술한 바와 같은 구조로 이루어진 인쇄회로기판의 제조방법은, 도 2a에 도시한 바와 같이, 우선, 기판(10)에<8>
제1 비아(10a)를 형성한다. 그런 다음, 상기 기판(10)을 도금하여 제1 금속층(11a)을 형성하고, 상기 제1 금속
층(11a)을 제1 회로 패턴으로 형성하기 위한 제1 감광막 패턴(11b)을 형성한다.
상기 제1 감광막 패턴(11b)를 식각 마스크로 하여 상기 외부로 노출된 제1 금속층(11a)을 식각함으로써, 도 2b<9>
에 도시된 바와 같이, 제1 회로 패턴(11)을 형성한다. 상기 제1 회로 패턴(11)을 형성한 후, 제1 감광막 패턴
(11b)을 제거하고 상기 제1 회로 패턴(11) 사이에 도전성 페이스트(12)를 충진시키며 상기 기판(10) 상부 및 하
부에 제1 및 제2 절연층(13, 14)을 증착한다.
그런 다음, 도 2c에 도시한 바와 같이, 상기 증착된 제1 절연층(13)에 제1 회로 패턴(11)의 상부가 노출되도록<10>
제2 비아(13a)를 형성하고, 제2 절연층(14)에 제1 회로 패턴(11)의 하부가 노출되도록 제3 비아(14a)를 형성한
다.
상기 제2 및 제3 비아(13a, 14a)를 형성한 후, 상기 제1 절연층(13) 및 제2 절연층(14) 상에 제2 및 제3 금속층<11>
(15a, 16a)을 증착하고, 상기 제2 및 제3 금속층(15a, 16a)을 패터닝 하기 위한 제2 감광막 패턴(17)을 형성한
다.
그 다음, 상기 제2 감광막 패턴(17)을 식각 마스크로 하여 상기 외부로 노출된 제2 및 제3 금속층(15a, 16a)을<12>
식각함으로써, 도 2d에 도시한 바와 같이, 제2 및 제3 회로 패턴(15, 16)을 형성한다.
이에 따라, 상기 제1 내지 제3 비아(11a, 15a, 16a)를 스태거형 구조로 형성할 수 있게 된다.<13>
그리고, 스택형 구조의 비아로 제조된 인쇄회로기판의 단면도를 나타낸 도 3에 도시한 바와 같이, 스택형 구조<14>
의 비아로 제조된 인쇄회로기판은 기판(20)에 형성된 제1 비아(20a)에 제1 회로 패턴(21)을 형성한 후 에폭시수
지(Epoxy) 등과 같은 고분자(22)를 충진시킨다. 그런 다음, 고분자가 충진된 제1 비아(20a)에 도금 공정을 다시
진행하여 제1 회로 패턴(21) 상하부에 금속층(23)을 형성함으로써 제1 회로 패턴(21)을 완성한다.
또한, 스택형 구조의 인쇄회로기판은 상기 제1 비아(20a)의 상하부에 상기 제1 회로 패턴(21)의 상부 및 하부가<15>
노출되는 제2 및 제3 비아(24a, 25a)를 형성하여 제2 및 제3 회로 패턴(26, 27)을 형성하게 됨에 따라, 상기 제
1 내지 제3 비아(20a, 24a, 25a)를 스택 구조로 형성할 수 있다.
아울러, 스택형 구조의 인쇄회로기판의 제1 비아가 구리 필 도금으로 제조된 인쇄회로기판을 나타낸 도 4에 도<16>
시한 바와 같이, 상기 제1 비아(30a)를 구리(Cu)로 필(Fill) 도금하여 충진시킨다.
이에 따라, 상기 인쇄회로기판의 제1 내지 제3 비아(30a, 32a, 33a)를 스택형 구조로 형성할 수 있다.<17>
발명의 내용
해결 하고자하는 과제
그러나, 상기 종래 기술에 의한 스태거형 및 스택형 인쇄회로기판은 다음과 같은 문제점이 있었다.<18>
종래 기술에 의한 스태거형 인쇄회로기판은 제1 비아(10a)를 충진시키기 위하여 도전성 페이스트(12)를 이용하<19>
게 됨으로써 공정이 복잡해지며, 배선 밀도가 낮아지는 문제점이 있었다.
이에 따라, 배선 밀도를 높이기 위해 스택형 인쇄회로기판이 주로 사용되지만, 도 3과 같은 고분자(22)를 이용<20>
한 스택형 인쇄회로기판은, 제1 회로 패턴(21)의 두께가 두껍게 형성되어 제1 회로 패턴(21)으로 사용되는 구리
편차가 심한 문제점이 있다. 이러한 문제점에 의해 미세회로 형성이 가능한 세미 어디티브(Semi-additive) 공법
을 적용할 수 없게 되어 서브트랙티브(Subtractive) 공법만이 사용된다. 상기 서브트랙티브 공법은 미세회로 패
- 5 -
공개특허 10-2009-0070130
턴의 형성이 어렵기 때문에 점차 소형화되어 가는 요구를 만족시킬 수 없는 문제점이 있었다.
또한, 도 4와 같은 구리 필 도금을 이용한 스택형 인쇄회로기판은, 제1 비아(30a)를 충진시키기 위해 장시간의<21>
구리 필 도금 공정이 진행되어 인쇄회로기판을 제조하기 위한 제조공정이 길어지는 문제점이 있었다.
그리고, 구리 필 도금 공정시 제1 비아(30a)가 모두 충진되는 것이 아니라 일부 표면에 딤플(Dimple) 현상이 발<22>
생하게 되어 딤플을 제거하기 위한 추가 공정을 진행하게 됨으로써 제조공정이 복잡해지는 문제점이 있었다.
과제 해결수단
본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 비아 내측에 형성된 회로 패턴을 에폭시수지로 충<23>
진하거나 필 도금 공정을 진행하지 않고 절연층으로 충진시킴으로써 공정시간을 단축시킬 수 있으며, 배선 밀도
를 증가시킬 수 있는 인쇄회로기판 및 그 제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명에 따른 인쇄회로기판은, 내부에 제1 비아가 형성된 기판; 상기 제1 비아 내<24>
측에 형성된 제1 회로 패턴; 상기 제1 회로 패턴 상부와 맞닿도록 상기 기판 상에 형성된 제2 회로 패턴; 상기
기판 상부에 형성되고, 내부에 상기 제2 회로 패턴의 상부가 노출되는 제2 비아가 형성된 제1 절연층; 상기 제2
비아 내측에 형성되어 상기 제2 회로 패턴의 상부와 맞닿도록 형성된 제3 회로 패턴; 상기 기판 하부에 형성되
고, 내부에 상기 제1 회로 패턴의 하부가 노출되는 제3 비아가 형성되며, 상기 제1 회로 패턴의 내측을 충진시
키는 제2 절연층; 및 상기 제3 비아 내측에 형성되어 제1 회로 패턴의 하부와 맞닿도록 형성된 제4 회로 패턴;
을 포함한다. 이에 따라, 본 발명은 인쇄회로기판의 제조공정을 단축시킬 수 있으며, 배선 밀도를 증가시킬 수
있는 효과가 있다.
이때, 상기 제1 내지 제4 회로 패턴은 Cu, Au, Ni 또는 Sn 중 어느 하나의 물질로 이루어지거나, Cu, Au, Ni 또<25>
는 Sn 중 어느 하나 이상의 물질이 혼합된 합금으로 이루어진 것을 특징으로 한다.
또한, 상기 제3 또는 제4 회로 패턴의 내측은 충진되지 않고 오픈된 것을 특징으로 하고, 상기 제1 내지 제4 회<26>
로 패턴은 스태거형 구조를 갖도록 형성된 것을 특징으로 한다.
아울러, 상기 목적을 달성하기 위한 본 발명에 따른 인쇄회로기판의 제조방법은, 기판 중앙에 제1 비아를 형성<27>
하는 단계; 상기 제1 비아에 내측이 오픈된 제1 회로 패턴을 형성하고 제1 비아 상에 제1 회로 패턴의 상부와
맞닿는 제2 회로 패턴을 형성하는 단계; 상기 기판 상부에 제1 절연층을 형성하고, 상기 기판 하부에 제1 회로
패턴 내측을 충진하도록 제2 절연층을 형성하는 단계; 상기 제2 회로 패턴의 상부가 노출되도록 제1 절연층에
제2 비아를 형성하는 단계; 상기 제1 회로 패턴의 하부가 노출되도록 제2 절연층에 제3 비아를 형성하는 단계;
및 상기 제2 비아 및 제3 비아에 제3 및 제4 회로 패턴을 형성하는 단계;를 포함한다.
이때, 상기 제1 내지 제4 회로 패턴은 서브트랙티브 공법, 풀어디티브 공법 또는 세미 어디티브 공법 중 선택된<28>
어느 하나의 공법을 이용하여 형성하는 것을 특징으로 한다.
또한, 상기 제1 내지 제4 회로 패턴은 Cu, Au, Ni 또는 Sn 중 어느 하나의 물질로 형성하거나, Cu, Au, Ni 또는<29>
Sn 중 어느 하나 이상의 물질이 혼합된 합금으로 형성하는 것을 특징으로 한다.
또한, 상기 제3 또는 제4 회로 패턴은 그 내측이 충진되지 않고 오픈되도록 형성하며, 상기 제1 내지 제4 회로<30>
패턴은 스태거형 구조를 갖도록 형성하는 것을 특징으로 한다.
효 과
본 발명에 따른 인쇄회로기판 및 그 제조방법은, 비아 내측에 형성된 회로 패턴을 에폭시수지로 충진하거나 필<31>
도금 공정을 진행하지 않고 절연층으로 충진시킴으로써 공정시간을 단축시킬 수 있으며, 배선 밀도를 증가시킬
수 있는 효과가 있다.
또한, 본 발명은 필 도금 공정을 진행하지 않게 됨으로써 딤플 현상의 발생을 방지할 수 있게 되어 신뢰성이 향<32>
상되는 효과가 있다.
발명의 실시를 위한 구체적인 내용
본 발명에 따른 인쇄회로기판의 구성과 제조방법 및 그 효과에 관한 사항은 본 발명의 바람직한 실시예가 도시<33>
된 도면을 참조한 아래의 상세한 설명에 의해서 명확하게 이해될 것이다.
- 6 -
공개특허 10-2009-0070130
인쇄회로기판<34>
이하, 관련도면을 참조하여 본 발명에 따른 인쇄회로기판에 대하여 보다 상세하게 설명하면 다음과 같다.<35>
도 5는 본 발명에 따른 인쇄회로기판의 단면도이다.<36>
우선, 도 5에 도시한 바와 같이, 본 발명에 따른 인쇄회로기판은 기판(110) 상부 및 하부에 제1 및 제2 절연층<37>
(140, 150)이 형성되고, 상기 제1 내지 제4 회로 패턴(120, 130, 160, 170)이 스태거형 구조로 형성된다.
여기서, 상기 기판(110)은 그 내부에 제1 비아(111)가 형성되고, 상기 제1 비아(111) 내측에는 제1 회로 패턴<38>
(120)이 형성되며 상기 제1 회로 패턴(120)의 상부와 맞닿도록 제1 기판(110) 상부에는 제2 회로 패턴(130)이
형성된다.
또한, 상기 제1 절연층(140)에는 상기 제2 회로 패턴(130)의 상부가 노출되도록 제2 비아(141)가 형성되고 상기<39>
제2 비아(141) 내측에는 하부가 상기 제2 회로 패턴(130)의 상부와 맞닿도록 제3 회로 패턴(160)이 형성된다.
그리고, 상기 제2 절연층(150)에는 상기 제1 회로 패턴(120)의 하부가 노출되도록 제3 비아(151)가 형성되고,<40>
상기 제2 비아(151) 내측에는 상부가 상기 제1 회로 패턴(120)의 하부와 맞닿도록 제4 회로 패턴(170)이 형성된
다.
이때, 상기 제1 내지 제4 회로 패턴(120, 130, 160, 170)의 각 내측은 충진되지 않고 오픈 된 상태로 형성하는<41>
것이 바람직하다. 또한, 상기 제1 내지 제4 회로 패턴(120, 130, 160, 170)은 Cu, Au, Ni 또는 Sn 중 선택된
어느 하나의 물질로 형성될 수 있으며, Cu, Au, Ni 또는 Sn 중 어느 하나 이상의 물질이 혼합된 합금으로 형성
될 수 있다.
특히, 상기 제1 회로 패턴(120)은 도시한 "A"와 같이 그 내측이 충진되지 않고 오픈되어 있으며, 이를 종래와<42>
같이 고분자 또는 필 도금을 통해 두껍게 충진하지 않고 제2 절연층(150)으로 채움으로써 공정을 단순화시킬 수
있다.
또한, 상기 제1 회로 패턴(120)의 두께를 얇게 형성하여 스태거형 구조를 이룰수 있기 때문에 서브트랙티브 공<43>
법만 가능하던 종래와 달리, 세미 어디티브 공법 또는 풀 어디티브 공법의 적용이 가능하게 됨으로써, 미세한
회로 패턴을 제조할 수 있는 장점이 있다. 아울러, 필 도금을 진행하지 않기 때문에 필 도금시 발생되던 딤플
(Dimple) 현상을 방지할 수 있게 되어 신뢰성을 향상시킬 수 있다.
인쇄회로기판의 제조방법<44>
이하, 상기와 같이 스태거형 비아의 구조로 이루어지는 인쇄회로기판의 제조방법에 대하여 관련도면을 참조하여<45>
상세히 설명하면 다음과 같다.
도 6a 내지 도 6e는 본 발명에 따른 인쇄회로기판의 제조공정을 순차적으로 나타낸 공정 단면도이다.<46>
도 6a에 도시한 바와 같이, 기판(110)을 준비한다.<47>
그런 다음, 도 6b에 도시한 바와 같이, 상기 기판(110)에 제1 비아(111)를 형성한다. 이때, 상기 제1 비아(11<48>
1)를 형성하는 방법은 드릴 비트(Drill Bit)를 이용하여 형성하거나 YAG 레이저(Yttrium Aluminum Garnet
Laser) 또는 이산화탄소 레이저(CO2 Laser) 등을 이용하여 형성할 수 있다.
이때, 상기 제1 비아(111) 형성시 발생되는 열에 의해 상기 기판(110) 표면 녹아 제1 비아(111) 내벽에 스미어<49>
(Smear)가 발생할 수 있다. 이에 따라, 상기 스미어를 제거하기 위하여 디스미어(Desmear) 공정을 더 진행할 수
있다.
상기 제1 비아(111)를 형성한 후, 상기 기판(110) 하부 및 상부에 제1 금속층(120a) 및 제2 금속층(130a)을 형<50>
성한다. 그 다음에 상기 제1 및 제2 금속층(120a, 130a)을 제1 및 제2 회로 패턴으로 형성하기 위한 제1 및 제2
감광막 패턴(121, 131)을 상기 제1 및 제2 금속층(120a, 130a) 상에 형성한다.
상기 형성된 제1 및 제2 감광막 패턴(121, 131)을 식각 마스크로 하여 상기 제1 및 제2 금속층(120a, 130a)을<51>
식각함으로써, 도 6c에 도시한 바와 같이, 소정의 패턴을 갖는 제1 및 제2 회로 패턴(120, 130)을 형성한다.
상기 제1 비아(111)를 중심으로 그 내부에는 상기 제1 회로 패턴(120)을 형성하고 상부에는 제2 회로 패턴(13<52>
0)을 형성한 후 상기 제1 및 제2 감광막 패턴(121, 131)을 제거하고, 상기 제1 및 제2 회로 패턴(120, 130)을
덮도록 상기 기판(110)의 상부 및 하부에 제1 및 제2 절연층(140, 150)을 증착한다.
- 7 -
공개특허 10-2009-0070130
특히, 상기 제1 회로 패턴(120)의 하부는 종래와 같이 에폭시수지 또는 금속 물질을 이용하여 충진시키는 것이<53>
아니라 상기 제2 절연층(150) 증착시 도시한 "A"와 같이 제2 절연층(150)으로 채운다.
상기 제1 및 제2 절연층(140, 150)을 증착한 다음, 상기 기판(110) 상에 형성된 제2 회로 패턴(130)의 상부가<54>
노출되도록 상기 제1 절연층(140)에 제2 비아(141)를 형성한다.
또한, 상기 제1 회로 패턴(120)의 하부가 노출되도록 상기 제2 절연층(150)에 제3 비아(151)를 형성한다. 이때,<55>
상기 제2 및 제3 비아(141, 151)도 상기 제1 비아(111)와 같이 드릴 비트 또는 레이저를 이용하여 형성할 수 있
다.
그 다음으로, 상기 제1 및 제2 절연층(140, 150) 상에 소정의 두께를 갖는 제3 및 제4 금속층(160a, 170a)을 형<56>
성한다. 상기 제3 및 제4 금속층(160a, 170a)을 제3 및 제4 회로 패턴으로 형성하기 위한 제3 및 제4 감광막 패
턴(180, 190)을 상기 형성된 제3 및 제4 금속층(160a, 170a) 상에 형성한다.
이때, 상기 제2 및 제3 비아(141, 151)를 형성한 후, 이에 발생되는 스미어를 제거하기 위한 디스미어 공정을<57>
추가로 진행할 수 있다.
그런 다음, 상기 제3 및 제4 감광막 패턴(180, 190)을 식각 마스크로 하여 제3 및 제4 금속층(160a, 170a)을 식<58>
각함으로써, 소정의 패턴을 갖는 제3 및 제4 회로 패턴(160, 170)을 형성한다. 상기 제3 및 제4 회로 패턴(160,
170)을 형성한 후 상기 제3 및 제4 감광막 패턴(180, 190)을 제거한다.
이때, 상기 제1 내지 제4 회로 패턴(120, 130, 160, 170)의 내측은 금속으로 충진시키지 않고 오픈시키는 것이<59>
바람직하다. 또한, 상기 제1 내지 제4 회로 패턴(120, 130, 160, 170)은 Cu, Au, Ni 또는 Sn 중 선택된 어느
하나의 물질로 형성하거나, Cu, Au, Ni 또는 Sn 중 어느 하나 이상의 물질이 혼합된 합금으로 형성할 수 있다.
특히, 상기 제1 내지 제4 회로 패턴(120, 130, 160, 170)은 그 내측을 구리 등의 금속으로 충진시키지 않아도<60>
되어 얇게 형성할 수 있게 됨으로써, 종래 서브트랙티브 공법만을 이용하여 형성하는 인쇄회로기판보다 세미 어
디티브 공법 또는 풀 어디티브 공법을 이용할 수 있어 회로 패턴을 더욱 미세하게 형성할 수 있는 이점이 있다.
또한, 상기 제1 회로 패턴(120)의 내측을 금속물질로 충진시키지 않고 오픈된 상태에서 제2 절연층(150)으로 충<61>
진시킴으로써, 종래와 같이 에폭시수지 등과 같은 고분자 또는 필 도금을 이용하여 충진시키지 않아도 되어 제
조공정을 단축시킬 수 있는 이점이 있다. 아울러, 상기 필 도금 공정을 진행하지 않음으로써 딤플 현상 발생을
방지할 수 있게 되어 신뢰성을 향상시킬 수 있는 효과가 있다.
그리고, 플립칩(Flip-Chip: 미도시함) 등이 실장되는 제1 절연층(140)에는 제1 내지 제3 회로 패턴(120, 130,<62>
160)을 스택형 구조로 형성하고, 제1 절연층(140)보다 상대적으로 공간적 여유가 있는 제2 절연층(150)에는 상
기 제1 내지 제3 회로 패턴(120, 130, 160)과 스태거형 구조로 제4 회로 패턴(170)을 형성함으로써 배선 밀도를
증가시킬 수 있는 장점이 있다.
이상에서 설명한 본 발명의 바람직한 실시예는 예시의 목적을 위해 개시된 것이며, 본 발명이 속하는 기술분야<63>
에서 통상의 지식을 가진 자에 있어 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러가지 치환, 변형
및 변경이 가능할 것이며, 이러한 치환, 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도면의 간단한 설명
도 1은 종래 기술에 의한 스태거형 구조의 비아로 제조된 인쇄회로기판의 단면도.<64>
도 2a 내지 도 2d는 도 1의 인쇄회로기판의 제조공정을 나타낸 공정 단면도.<65>
도 3은 종래 기술에 의한 스택형 구조의 비아로 제조된 인쇄회로기판의 단면도.<66>
도 4는 도 3의 비아가 구리 필 도금으로 제조된 인쇄회로기판의 단면도.<67>
도 5는 본 발명에 따른 인쇄회로기판의 단면도.<68>
도 6a 내지 도 6e는 본 발명에 따른 인쇄회로기판의 제조공정을 순차적으로 나타낸 공정 단면도.<69>
< 도면의 주요부분에 대한 부호의 설명 ><70>
110 : 기판 111 : 제1 비아<71>
120 : 제1 회로 패턴 130 : 제2 회로 패턴<72>
- 8 -
공개특허 10-2009-0070130
140 : 제1 절연층 141 : 제2 비아<73>
150 : 제2 절연층 151 : 제3 비아<74>
160 : 제3 회로 패턴 170 : 제4 회로 패턴<75>
도면
도면1
도면2a
도면2b
- 9 -
공개특허 10-2009-0070130
도면2c
도면2d
도면3
- 10 -
공개특허 10-2009-0070130
도면4
도면5
도면6a
도면6b
- 11 -
공개특허 10-2009-0070130
도면6c
도면6d
도면6e
- 12 -
공개특허 10-2009-0070130