고순도 실리콘 카바이드 결정 내 반절연성 비저항의 생성방법(METHOD FOR PRODUCING SEMI-INSULATING RESISTIVITY INHIGH PURITY SILICON CARBIDE CRYSTALS)

(19) 대한민국특허청(KR)
(12) 등록특허공보(B1)
(45) 공고일자 2011년03월23일
(11) 등록번호 10-1024328
(24) 등록일자 2011년03월16일
(51) Int. Cl.

C30B 29/36 (2006.01)
(21) 출원번호 10-2004-7019323
(22) 출원일자(국제출원일자) 2003년06월10일
심사청구일자 2008년05월15일
(85) 번역문제출일자 2004년11월29일
(65) 공개번호 10-2005-0013113
(43) 공개일자 2005년02월02일
(86) 국제출원번호 PCT/US2003/018068
(87) 국제공개번호 WO 2004/001836
국제공개일자 2003년12월31일
(30) 우선권주장
10/064,232 2002년06월24일 미국(US)
(56) 선행기술조사문헌
WO199917345 A1
US6218680 B1
(73) 특허권자
크리 인코포레이티드
미국 노쓰 캐롤라이나 27703-8475 더럼 실리콘 드
라이브 4600
(72) 발명자
제니제이슨로날드
미국 27613 노스캐롤라이나주 롤리 라카 코트
11909
말타데이비드필립
미국 27606 노스캐롤라이나주 롤리 시트벤드 레인
1008
(뒷면에 계속)
(74) 대리인
유미특허법인
전체 청구항 수 : 총 25 항 심사관 : 강원길
(54) 고순도 실리콘 카바이드 결정 내 반절연성 비저항의 생성방법
(57) 요 약
의미있는 양의 깊은 준위 트래핑 원소(deep level trapping element)가 존재하지 않는 상태에서 고품질의 반절연
성 실리콘 카바이드 결정을 제조하는 방법이 개시된다. 본 발명은 제1 농도의 점결함 관련 깊은 준위 상태를 가
진 실리콘 카바이드 결정을 소스 가스로부터 실리콘 카바이드를 CVD 성장시키는 데 필요한 온도보다는 높고, 주
변 조건 하의 실리콘 카바이드의 승화 온도보다는 낮은 온도로 가열함으로써, 상기 결정 내의 점결함 및 얻어지
는 상태의 농도를 열역학적으로 증가시키는 단계; 및 이어서 냉각된 결정 내의 점결함의 농도가 상기 제1 농도보
다 큰 값으로 유지되도록 하기에 충분한 급속도로 상기 가열된 결정을 실온에 가까운 온도로 냉각하는 단계를 포
함한다.
대 표 도 - 도1
등록특허 10-1024328
- 1 -
(72) 발명자
홉굿허드슨맥도날드
미국 27312 노스캐롤라이나주 피츠보로 휘어링톤
포스트 501
뮐러슈테판게오르그
미국 27713 노스캐롤라이나주 더햄 로렐 스프링스
드라이브 100-123
등록특허 10-1024328
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특허청구의 범위
청구항 1
의미 있는 양의 깊은 준위 트래핑 원소(deep level trapping element)가 존재하지 않는 상태에서 고품질의 반절
연성 실리콘 카바이드 결정을 제조하는 방법으로서, 상기 방법은
제1 농도의 점결함 관련 깊은 준위 상태를 가진 실리콘 카바이드 결정을 대기압 하에서 2,000℃∼2,400℃의 온
도로 가열함으로써, 상기 결정 내의 점결함 및 얻어지는 상태의 농도를 열역학적으로 증가시키는 단계; 및
냉각된 결정 내의 점결함의 농도가 상기 제1 농도보다 큰 값으로 유지되도록 1분당 30℃∼150℃의 냉각 속도로
상기 가열된 결정을 1,200℃ 이하의 온도로 냉각으로 냉각하는 단계
를 포함하는 제조 방법.
청구항 2
제1항에 있어서,
실리콘 카바이드의 3C, 4H, 6H 및 15R 폴리타이프(polytype)로부터 선택되는 폴리타이프를 가진 결정을 가열하
는 단계를 포함하는 것을 특징으로 하는 제조 방법.
청구항 3
제1항의 방법에 의해 제조된 반절연성 실리콘 카바이드 결정으로 이루어진 기판 상에 실리콘 카바이드 에피택
셜층을 성장시키는 단계를 포함하는, 반도체 소자 전구체(precursor)의 제조 방법.
청구항 4
제1항에 있어서,
보상된 실리콘 카바이드 결정을 가열하고 냉각하는 단계를 포함하는 것을 특징으로 하는 제조 방법.
청구항 5
제3항에 있어서,
최대 농축된 도펀트가 5E16 이하의 양으로 존재하는 보상된 결정을 가열하고 냉각하는 단계를 포함하는 것을
특징으로 하는 제조 방법.
청구항 6
제1항에 있어서,
상기 결정을 실온으로 냉각하는 단계를 포함하는 것을 특징으로 하는 제조 방법.
청구항 7
제1항에 있어서,
상기 가열 단계에서 상기 실리콘 카바이드 결정은 실리콘 카바이드 불(boule)의 형태로 가열되는 것을 특징으로
하는 제조 방법.
청구항 8
제1항에 있어서,
상기 가열 단계에서 상기 실리콘 카바이드 결정은 실리콘 카바이드 웨이퍼의 형태로 가열되는 것을 특징으로
하는 제조 방법.
청구항 9
제1항에 있어서,
등록특허 10-1024328
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상기 결정을 2분 이상 가열하는 단계를 포함하는 것을 특징으로 하는 제조 방법.
청구항 10
제1항에 있어서,
상기 결정을 가열하는 단계는 유도 가열장치(induction heater)에서 상기 결정을 가열하는 단계를 포함하고,
상기 결정을 냉각하는 단계는 상기 유도 가열장치의 코일에 공급되는 전력을 감소시키는 단계를 포함하는 것을
특징으로 하는 제조 방법.
청구항 11
제10항에 있어서,
상기 냉각 단계가 상기 결정을 냉매와 접촉시키는 단계를 추가로 포함하는 것을 특징으로 하는 제조 방법.
청구항 12
제1항의 방법으로 제조된 반절연성 실리콘 카바이드 결정으로 이루어진 기판상에 제III족 질화물 에피택셜층을
증착하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 전구체(precursor)의 제조 방법.
청구항 13
제11항에 있어서,
상기 냉각 단계는 실리콘 카바이드 웨이퍼를 냉각하는 단계를 포함하며, 상기 웨이퍼를 냉각하는 단계가 주변
분위기를 불활성 가스 분위기화하는 단계를 포함하는 것을 특징으로 하는 제조 방법.
청구항 14
제1항에 있어서,
상기 냉각 단계가 주변 분위기 내의 열적 질량(thermal mass)을 제어하는 단계를 포함하는 것을 특징으로 하는
제조 방법.
청구항 15
제1항에 있어서,
70분 이내에 실온까지 냉각하는 단계를 포함하는 것을 특징으로 하는 제조 방법.
청구항 16
제1항에 있어서,
20분 이내에 실온까지 냉각하는 단계를 포함하는 것을 특징으로 하는 제조 방법.
청구항 17
의미 있는 양의 깊은 준위 트래핑 원소(deep level trapping element)가 존재하지 않는 상태에서 반절연성 실
리콘 카바이드 기판 상에 반도체 소자 전구체를 제조하기 위한 방법에 있어서,
제1 농도의 점결함 관련 깊은 준위 상태를 가진 실리콘 카바이드 결정의 불(boule)을 대기압 하에서 2,000℃ 이
상의 온도로 가열하여, 상기 결정 내의 점결함 및 얻어지는 상태의 농도를 열역학적으로 증가시키는 단계;
냉각된 불(boule)의 결정 내에서의 점결함의 농도가 상기 제1 농도보다 큰 값으로 유지되도록 1분당 30℃ 이상
의 냉각 속도로 상기 가열된 불(boule)을 실온으로 냉각하는 단계;
상기 불(boule)로부터 실리콘 카바이드 웨이퍼를 슬라이싱하는 단계; 및
상기 슬라이싱된 웨이퍼 상에 반도체 물질의 에피택셜층을 증착하는 단계
를 포함하는 것을 특징으로 하는 제조 방법.
등록특허 10-1024328
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청구항 18
제17항에 있어서,
상기 가열 단계는 상기 불을 대기압 하에서 2,000℃∼2,400℃의 온도로 가열하는 단계를 포함하는 것을 특징으
로 하는 제조 방법.
청구항 19
제17항에 있어서,
상기 냉각 단계는 상기 불을 1분당 30℃∼150℃의 냉각 속도로 냉각하는 단계를 포함하는 것을 특징으로 하는
제조 방법.
청구항 20
제19항에 있어서,
상기 냉각 단계는 상기 불을 1,200℃ 이하의 온도로 냉각하는 단계를 포함하는 것을 특징으로 하는 방법.
청구항 21
의미 있는 양의 깊은 준위 트래핑 원소(deep level trapping element)가 존재하지 않는 상태에서 반절연성 실
리콘 카바이드 기판 상에 반도체 소자 전구체를 제조하기 위한 방법에 있어서,
제1 농도의 점결함 관련 깊은 준위 상태를 가진 실리콘 카바이드 결정의 불(boule)로부터 실리콘 카바이드 웨
이퍼를 슬라이싱하는 단계;
상기 슬라이싱된 웨이퍼를 대기압 하에서 2,000℃ 이상의 온도로 가열하여, 상기 결정 내의 점결함 및 얻어지
는 상태의 농도를 열역학적으로 증가시키는 단계;
냉각된 웨이퍼의 결정 내에서의 점결함의 농도가 상기 제1 농도보다 큰 값으로 유지되도록 1분당 30℃ 이상의
냉각 속도로 상기 가열된 웨이퍼를 실온으로 냉각하는 단계; 및
상기 슬라이싱된 웨이퍼 상에 반도체 물질의 에피택셜층을 증착하는 단계
를 포함하는 것을 특징으로 하는 제조 방법.
청구항 22
제21항에 있어서,
상기 가열 단계는 상기 슬라이싱된 웨이퍼를 대기압 하에서 2,000℃∼2,400℃의 온도로 가열하는 단계를 포함
하는 것을 특징으로 하는 반도체 소자 전구체의 제조 방법.
청구항 23
제21항에 있어서,
상기 냉각 단계는 상기 웨이퍼를 1분당 30℃∼150℃의 냉각 속도로 냉각하는 단계를 포함하는 것을 특징으로
하는 반도체 소자 전구체의 제조 방법.
청구항 24
제21항에 있어서,
상기 냉각 단계는 상기 웨이퍼를 1,200℃ 이하의 온도로 냉각하는 단계를 포함하는 것을 특징으로 하는 반도체
소자 전구체의 제조 방법.
청구항 25
제21항에 있어서,
상기 증착 단계는 상기 웨이퍼를 1,400℃ 이상의 온도로 유지하면서 화학 증착법에 의해 실리콘 카바이드의 에
등록특허 10-1024328
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피택셜층을 증착하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 전구체의 제조 방법.
청구항 26
삭제
청구항 27
삭제
청구항 28
삭제
청구항 29
삭제
청구항 30
삭제
청구항 31
삭제
청구항 32
삭제
명 세 서
기 술 분 야
본 발명은 반절연성 실리콘 카바이드 단결정에 관한 것으로, 특히 고유 점결함(point defect)을 가진 고순도 반[0001]
절연성 실리콘 카바이드 단결정 기판을 형성하고, 그 결과 보상성 셸로우 도펀트(compensating shallow dopan
t)의 순농도보다 많은 양(즉, 비보상 셸로우 도펀트보다 많은 양)으로 깊은 준위 전자 상태를 형성하는 방법,
및 장치 제조의 추가 공정 단계중에 실리콘 카바이드 기판의 반절연성 품질을 유지하는 방법에 관한 것이다.
배 경 기 술
본 발명은 공동 양도된 미국특허 제6,218,680호("'680 특허"), 제6,396,080호, 제6,403,982호, 제6,507,046호,[0002]
및 공동 계류중인 출원번호 제09/810,830호(공개번호 2001-0017374)에 제시된 발명과 관련된다.
'680 특허 및 관련 특허에 제시된 바와 같이, 반절연성 실리콘 카비이드는 반절연 특성을 생성하는 깊은 준위[0003]
상태를 형성하기 위해 도펀트로서 바나듐을 사용하지 않고 제조될 수 있는 것으로 밝혀졌다.
바나듐이 반절연성 실리콘 카바이드 결정을 생성할 수 있지만, 바나듐의 존재는 백-게이팅 효과를 일으키는 것[0004]
으로 나타났다; 즉, 바나듐 상에 가두어진 음전하는, 바나듐 도핑된 결정이 반절연성 기판으로서 사용되는 장치
에서 내부 성장 게이트(grown-in gate)로서 작용한다. 따라서, 여러 가지 장치면의 고려에서 바나듐을 피하는
것이 최선이다.
'680 특허 및 관련 특허에는, 공여체 도펀트, 수용체 도펀트 및 깊은 준위 상태를 생성하는 고유 점결함을 포함[0005]
하는 반절연성 실리콘 카바이드 결정이 설명되어 있다. 고유 점결함의 농도가 공여체 농도와 수용체 농도간의
차이를 초과할 경우, 고유 점결함으로부터 얻어지는 상태는 바나듐의 기능상 부재 하에; 즉, 결정의 전자적 성
질에 영향을 줄 수 있는 것보다 적은 최소 존재를 포함하는 상태에서, 반절연 특성을 제공할 수 있다.
반절연성 기판의 요구조건과 그 이점, 장치, 특히 마이크로웨이브 장치에서의 그 이용, 및 실리콘 카바이드 반[0006]
절연성 기판에 대한 관련된 특별한 요구조건이 '680 특허 및 관련 특허에 구체적으로 제시되어 있으며, 일반적
으로 배경기술에 대한 관점으로부터 해당 분야에서 잘 이해된다. 따라서, 여기서는 그에 관하여 재론하지 않는
다. 참고의 목적에서, 관련 논의는 '680 특허의 칼럼 1의 14행 내지 칼럼 3의 33행에 제시되어 있다.
등록특허 10-1024328
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그러나, 이 논의에 첨언할 것은, 인터넷 접속의 고도의 대역폭 전달 및 관련 서비스를 포함하는 무선 통싱 장치[0007]
에 대한 수요가 점증함에 따라 그러한 전달을 지원할 수 있는 장치와 회로에 대한 대응 수요가 유발되고, 이어
서 반절연 실리콘 카바이드와 같이 요구되는 능력을 가진 장치의 제조에 사용될 수 있는 재료가 요구된다.
따라서, '680 특허는, 고순도의 바나듐 없는 반절연성 단결정 실리콘 카바이드 기판 상에 실리콘 카바이드 전계[0008]
효과 트랜지스터(FET) 및 관련 장치의 제조에 의해 우수한 마이크로웨이브 성능을 얻을 수 있다고 설명한다.
'680 특허에 제시되어 있는 바와 같이, 상기 기판은 실리콘 카바이드 밴드갭(bandgap)의 중앙 부근에 위치한 고
유의(점결함 관련된) 깊은 준위 전자 상태의 존재로부터 그의 반절연 성질을 유도한다. 고유의 깊은 준위 상태
는 일반적으로 이 분야에 잘 알려져 있는 방식으로 기판 웨이퍼가 절단되어 나오는 결정 불(crystal boule)이
고온에서 성장되는 동안 발생되는 것이 일반적이다.
이러한 기판을 개입시키는 장치에서, 적절한 저손실 RF 성능을 제공하기 위해 기판은 자신의 반절연 특성을 지[0009]
속적으로 유지함으로써 저손실 유전성 매체(dielectric medium)로서 작용해야 한다. 이어서, 반절연성 행태를
유지하는 능력은 기판에서의 고유 깊은 준위 상태의 총수에 좌우된다. 현행 실시에서, 고유 깊은 준위의 밀도
가 충분히 높지 않을 경우, 실행 시 반절연성 실리콘 카바이드 웨이퍼 상에 또는 그것을 사용하여 후속 단계가
수행될 때 기판의 반절연 특성은 감축되거나 기능적으로 배제될 수 있는 것으로 관찰되었다. 그러한 단계는 반
절연성 실리콘 카바이드 웨이퍼 상에 약(예시적 목적에서) 1,400℃ 이상의 온도에서 에피택시층을 성장시키는
단계를 포함한다. 이것은 웨이퍼 상에 또는 웨이퍼와 결합하여 형성될 수 있는 유용한 장치의 수를
감소시킨다.
본 발명자들은 어느 특정 이론에든 구속되는 것을 원하지 않지만, 이러한 형태의 반절연성 실리콘 카바이드 기[0010]
판 웨이퍼가 소정 점위 내의 온도에서 처리 단계를 거치면, 후속 처리는 점결함의 수를 감소시키는 어닐
(anneal)로서 작용할 수 있는 것으로 생각된다. 이것은 보다 고품질의 결정이 생성된다는 긍정적인 의미로 생
각될 수 있지만, 고유 점결함의 수가 기판 웨이퍼의 반절연 특성에 대한 기준일 경우 불리하다.
달리 말하면, 충분한 시간 동안 특정 온도 범위 내에 유지될 경우, 결정 평형 또는 근접 평형은 점결함의 수가[0011]
감소되는 상태로 변위된다. 즉, 결정은 더 높은 온도에 있을 때보다 상대적으로 낮은 온도에서, 잘 알려진 열
역학적 성질에 따라 예상되는 방식으로 더욱 정돈된다(점결함이 더 적어진다).
따라서, '680 특허에 제시된 이점을 가지며, 반절연성 실리콘 카바이드 기판 웨이퍼 상에 또는 그것을 이용하여[0012]
장치 및 회로를 제조하는 후속 공정중에 그러한 이점을 유지시킬 수 있는 실리콘 카바이드 기판 웨이퍼가 요구
된다.
발명의 상세한 설명
따라서, 본 발명의 목적은 고순도 실리콘 카바이드 결정 내 반절연성 비저항(resistivity)을 생성하는 것, 또한[0013]
후속하는 장치의 처리와 제조 공정중 및 공정 후에도 반절연 특성을 유지하는 실리콘 카바이드 결정을 얻는 방
식으로 그것을 수행하는 것이다.
본 발명은 의미있는 양의 깊은 준위 트래핑 원소가 존재하지 않는 상태에서 고품질 반절연성 실리콘 카바이드[0014]
결정을 제조하는 방법으로 상기 목적을 달성한다. 상기 방법은, 실리콘 카바이드 결정을, 소스 가스(source
gas)로부터 실리콘 카바이드를 CVD 성장시키는 데 필요한 온도보다는 높고, 주변 조건 하에서 실리콘 카바이드
의 승화가 바람직하지 않게 높은 속도로 일어나는 온도보다 낮은 온도로 가열함으로써, 상기 결정 내 점결함 및
얻어지는 상태의 농도(즉, 단위 체적당 수)를 열역학적으로 증가시키는 단계; 및 이어서, 상기 결함이 충분히
이동성이 되어 소멸되거나 결정 내부로 재어닐되는 온도 범위에서의 소요 시간이 최소가 되도록 상기 가열된 결
정을 실온에 접근하는 온도로 충분히 빠른 속도로 냉각함으로써, 그렇지 않은 경우에, 이 방식으로 가열되고 냉
각되지 않은, 동일하게 성장시킨 실리콘 카바이드 결정에 형성된 점결함 상태의 농도보다 큰 점결함 상태의 농
도를 가진 실리콘 카바이드 결정을 제조하는 단계를 포함한다.
또 다른 측면에서, 본 발명은 본 발명의 방법에 의해 제조된 반절연성 실리콘 카바이드이다.[0015]
또 다른 측면에서, 본 발명은 반절연성 기판 상에 반도체 소자 전구체(precursor)를 제조하는 방법이다. 이 측[0016]
면에서, 본 발명은 실리콘 카바이드 기판 웨이퍼를 약 2,000℃ 이상의 온도로 가열하는 단계, 이어서 상기 가열
된 웨이퍼를 1분당 약 30℃ 이상의 냉각 속도로 실온에 근접하도록 냉각하는 단계, 및 이어서 상기 기판 웨이퍼
상에 반도체 물질의 에피택셜층을 증착하는 단계를 포함한다.
본 발명의 상기 목적, 그 밖의 목적과 이점, 그것을 달성하는 방식은 첨부 도면을 참조하여 제시되는 이하의 상[0017]
등록특허 10-1024328
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세한 설명에 기초하여 보다 명확해질 것이다.
실 시 예
본 발명자들은 어느 특정 이론에든 구속되는 것을 원하지 않지만, 본 발명의 본질은 열역학적 관점에서 가장 잘[0021]
이해될 수 있다. 앞에서 언급한 바와 같이, 본 발명의 목적 중 하나는 실리콘 카바이드에 반절연 특성을 생성
하는 데에 바나듐의 사용을 피하는 것이다. 그 대신에 본 발명은 실리콘 카바이드 내에 충분히 큰 점결함 상태
의 농도를 생성시킴으로써, 정상적 반도체 처리 및 소자의 제조 후에 잔류한 농도가 여전히 반절연 특성을 생성
하는 데 필요한 수보다 많게 하는 것이다.
실리콘 카바이드의 본질 및 반절연 특성에 대한 기본을 잘 아는 사람은 이 요구조건에 맞는 점결함에는 특정 수[0022]
또는 특정 농도가 있지 않다는 것을 인지할 것이다. 그 대신, 목적은, 격자 내에 전도성 특성에 기여할 수 있
는 다른 도펀트(점결함을 포함)의 농도를 최소화하고, 아이템, 이경우에는 점결함 및 그에 의해 얻어지는 상태
의 농도로 상기 농도를 초과시켜 원하는 반절연 특성을 생성하는 것이다.
달리 표현하면, 보상된 결정에서 원하는 깊은 준위 상태 및 얻어지는 반절연 특성을 생성하는 점결함의 농도는[0023]
섈로우 보상형 도펀트의 순농도보다 커야 한다. 따라서, 실리콘 카바이드의 반절연성 보상된 결정은 점결함의
수가 이들 농도간의 차이보다 많다면, 상대적으로 높은 수용체 원자 및 공여체 원자 모두의 농도를 가질 수 있
다. 이러한 점결함의 농도는 또한 임의의 비보상 섈로우 도펀트를 초과하는 데 필요한 농도로서 표현될 수 있
다.
그러나, 잠재적으로 보상성인 공여체 및 수용체 원자의 수를 최소화하여 관련 수치상 차이를 초과하는 데 필요[0024]
한 점결함의 수를 최소화하는 것이 보다 효율적이라는 것이 일반적으로 밝혀졌다. 예를 들면(단지 논의를 위한
목적에서), 공여체 원자의 농도가 2E17(2×10
17
cm
-3
)이고, 수용체 원자의 농도가 3E17(3×10
17
cm
-3
)인 경우에, 점
결함의 농도는 1E17(즉, 3E17에서 2E17을 뺀 값)보다 커야 한다. 따라서, 공여체 및 수용체 원자의 수(농도)를
최소화하는 것은, 결정 내에 반절연 특성을 형성하기 위해 생성해야 하는 상태의 수를 감소시키기 때문에, 필수
적인 것은 아니지만 본 발명을 수행하는 바람직한 방식이다.
가장 광범위한 관점에서, 본 발명은 의미있는 양의 깊은 준위 트래핑 원소가 존재하지 않는 상태에서 고품질 반[0025]
절연성 실리콘 카바이드 결정을 제조하는 방법이다. 이 측면에서 본 발명은 소스 가스로부터 실리콘 카바이드
를 화학증착법(CVD)으로 성장시키는 데 필요한 온도보다는 높지만, 주변 조건 하에 일어나는 실리콘 카바이드의
승화가 바람직하지 않게 높은 속도로 일어나는 온도보다는 낮은 온도로 실리콘 카바이드 결정을 가열함으로써
결정 내 점결함 및 얻어지는 상태의 농도를 열역학적으로 증가시키는 단계를 포함한다.
출발 물질인 결정은 고순도인 것이 바람직하며, 미국특허 RE34,861(제4,866,005호의 재발행)에 제시된 것, 또는[0026]
Mueller의 논문으로서 Status of SiC Bulk Growth from an Industrial Point of View, J. Crystal. Growth
V.211 No.1 (2,000) pp325-332에 설명되어 있는 바와 같은 시딩 승화법(seeded sublimation technique)에 의해
제조된다.
이어서 본 발명의 방법은 상기 제1 농도보다 많이 잔존하는, 냉각된 결정 내 결함의 농도를 유지하기에 충분히[0027]
빠른 속도로 실온에 접근하도록 상기 가열된 결정을 냉각하는 단계를 포함한다.
약간 달리 표현하면, 본 발명의 방법은, 상기 가열 단계에 의해 생성된 결함을, 비제한적으로, 포함하는 결함이[0028]
결정 내에 재어닐되기에 충분히 이동성을 갖는 온도 범위에서 소비되는 시간을 줄이기 위해 충분히 빠른 속도로
실온에 접근하도록 상기 가열된 결정을 냉각함으로써, 그렇지 않은 경우에, 이 방식으로 가열되고 냉각되지 않
은, 동일하게 성장시킨 실리콘 카바이드 결정에 형성된 점결함 상태의 농도보다 큰 점결함 관련 깊은 준위 상태
의 농도를 가진 실리콘 카바이드 결정을 제조하는 단계를 포함한다.
실리콘 카바이드는 단결정 실리콘 카바이드 웨이퍼 형태 또는 단결정 실리콘 카바이드 불(불은 일반적으로 단결[0029]
정 구조체라고 정의됨)의 형태로 가열될 수 있다. 가장 바람직한 실시예에서, 결정은 실리콘 카바이드의 3C,
4H, 6H 및 15R 폴리타이프(polytype)로부터 선택되는 폴리타이프를 가진다. 보다 바람직한 실시예에서, 상기
방법은 보상된 실리콘 카바이드 결정을 가열하고 냉각하는 단계를 포함하고, 가장 바람직한 실시예에서, 상기
방법은 보상된 결정을 가열하고 냉각하는 단계로서 대부분의 농축된 도펀트가 약 5E16 이하의 양으로 존재하는
단계를 포함한다. 전술한 바와 같이, 보상된 결정이 사용될 경우, 상기 방법은 비보상된 셸로우 도펀트의 농도
보다 많은 양으로 점결함의 수를 증가시키도록 결정을 가열하고 냉각하는 단계를 포함한다. 정상적 환경 하에
서, 상기 냉각 단계는 가열된 결정을 실온으로 냉각하는 단계를 포함한다. 따라서, 또 다른 관점에서, 본 발명
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은 본 발명의 방법에 의해 제조되는 반절연성 실리콘 카바이드 결정 및 그의 다양한 구현예이다.
바람직한 실시예에서, 실리콘 카바이드 결정을 가열하는 단계는 약 2,000℃ 이상의 온도로 결정을 가열하는 단[0030]
계를 포함한다. 2,000℃가 정확하거나 필수적인 하한 온도는 아니지만, 점결함의 생성은 열역학적으로 활성화
되며 따라서 온도와 이들 결함의 농도 사이의 지수적 관계를 포함하는 것으로 생각된다. 바람직하고 유용한 점
결함의 수는 2,000℃ 이상의 온도에서 생성되는 것으로 관찰되었다.
가장 바람직한 실시예에서, 결정은 대기압 하에서 2,000℃ 내지 2,400℃의 온도로 가열된다. 이러한 온도는 대[0031]
기압 하에서의 유용한 범위를 제공한다. 2,400℃보다 높은 온도에서는 실리콘 카바이드는 명백하게 높은 비율
로 승화되며 따라서 2,400℃보다 높은 온도는 대기압하에서는 바람직하지 않거나 불리하다.
실리콘 카바이드의 물리적 성질에 친숙한 사람은 승화가 비교적 넓은 범위의 고온에 걸쳐 일어날 수 있음을 이[0032]
해할 것이다. 이 온도 범위의 상대적으로 낮은 영역에서, 승화 속도는 거의 또는 전혀 중요하지 않을 정도로
작다. 그러나 상기 온도 범위의 상대적으로 높은 영역에서는, 승화 속도가 불리할 만큼 높을 수 있다.
따라서, 본 발명의 방벙의 온도 상한은 특정 상황에서 문제시되는 본래의 승화도(degree of sublimation)에 의
해 어느 정도 구속될 것이다. 앞에서 언급한 바와 같이, 대기압에서 2400℃가 효과적인 상한선인 것으로 밝혀
졌지만 이것이 절대적인 것은 아니다.
온도를 2000℃ 이상으로 올리는 목적은 열역학적 이유에서이다: 즉, 정상적으로 예상되는 바와 같이, 온도가 높[0033]
을수록 결정의 엔트로피는 높어지며, 따라서 온도가 높을수록 반절연 특성을 형성할 수 있는 점결함 및 얻어지
는 상태가 더 많다.
또한, 실리콘 카바이드 및 결정의 열역학에 친숙한 사람은 온도가 상승함에 따라 저온에서는 일어나지 않는 부[0034]
가적 상태가 존재할 수 있음을 인식할 것이다. 가열된 결정이 본 발명에 따라 적절히 냉각되면, 이러한 부가적
상태가 유지될 수 있으며 원하는 반절연성에 기여할 것이다.
따라서, 결정을 이러한 온도로 가열하는 것은 더욱 무질서한 결정을 생성하며, 본 발명은 결정이 실온으로 되돌[0035]
아 올 때 (상대적 의미에서) 이러한 원하는 상태를 결정 내에 동결시킨다. 예를 들면 약 1400℃보다 높은 중간
온도 범위에 결정을 너무 장시간 방치할 경우 결정은 전술한 어닐링 공정을 거치게 되어, 결정이 보다 정돈된
상태로 될 때 상기 상태가 사라지는(또는 기능상 부적절한 수로 감소되는) 상이한 평형 조건 또는 평형에 근접
한 조건에 도달할 수 있기 때문에, 냉각 단계는 중요하다.
바람직한 상한선인 2400℃에 관해서, 실리콘 카바이드 및 결정 성장 기술에 친숙한 사람은 이 온도가 절대적인[0036]
것이라기 보다는 대기압 하에 실질적인 한계임을 이해할 것이다. 달리 표현하면, 2400℃는 대기압 하에서 가동
되는 비교적 일반적인 장치를 사용할 때의 바람직한 상측 온도이다. 이 분야에 통상의 기술을 가진 사람은 과
도한 실험을 행하지 않고도 더 높은 온도에서 가열을 수행할 수 있겠지만, 그러한 고온에서 통계적으로 유의적
인 양으로 발생되기 시작하는 실리콘 카바이드의 승화를 방지하기 위해 실리콘과 탄소를 덮는 분위기를 결부시
키거나 또는 다른 고압 기술을 이용하는 등의 부가적 장치와 기술을 더해야 할 것이다.
따라서, 본 발명의 방법은 결정 내에 가능한 한 많은 상태를 생성하는 동시에 결정의 열화나 승화를 회피하거나[0037]
최소화하기에 실질적일 만큼 높은 온도로 결정을 가열한다.
가열 단계 동안, 결정은 실제적이고 기능적으로 고려된 시간 간격인, 적어도 약 2분 동안 승온된 상태로 유지되[0038]
는 것이 바람직하다. 실제적인 관점에서, 실리콘 카바이드 결정을 이 온도로 가열하는 데에는 대부분의 환경
하에서 수분(數分)이 걸릴 것이다. 기능적인 관점에서, 이것은 또한 바람직하게 생성되는 상태에 관해 평형 조
건 또는 평형에 근접한 조건에 결정이 도달하는 데에 충분한 시간을 제공한다. 가열 시간은, 본 발명의 기능적
관점에서, 원하는 수의 상태를 가진 결정 내에 열 평형 또는 근접 평형을 얻기에 충분한 시간이다라고 표현하는
것이 최선이다. 결정은 그 용어의 가장 적절하거나 제한된 의미에서 완전 평형에 도달할 필요는 없고, 여기서
사용되는 용어는 결정이 소정의 온도에 도달하고 그 온도에서 원하는 수의 상태를 발전시키기에 충분한 시간 동
안 유지되는 조건을 설명하기 위함임을 이해할 것이다.
결정을 가열하는 단계는 유도 가열장치(induction heater)에서 결정을 가열하는 단계를 포함하는 것이 바람직하[0039]
여, 그 경우 결정을 냉각하는 단계는 (적어도) 유도 코일에 공급되는 전력을 감소시키는 단계를 포함한다. 유
도 가열장치 및 반도체 제조에서의 그 조작 방법은 일반적으로 잘 알려져 있으며 과도한 실험을 행하지 않고도
본 발명에 따라 결합될 수 있다. 따라서, 특별한 유도 가열장치가 본 발명의 청구 범위에 중요한 것은 아니므
로, 여기서는 더 이상 구체적으로 설명하지 않는다. 또한, 당업자는 과도한 실험을 행하지 않고도 다른 형태의
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가열 방법을 이용할 수 있다.
결정이 2000℃ 이상의 온도에서 원하는 시간 동안 가열된 다음, 결함들이 충분한 이동성을 가져서 사라지거나[0040]
시스템 내에 재어닐되는 온도 범위에서 유의적 시간 동안 체류하는 것을 피하는 방식으로 결정은 냉각된다. 본
발명의 바람직한 실시에에서, 냉각 속도는 1분당 약 30℃ 이상이 바람직하다고 생각되며, 1분당 150℃의 속도가
유용한 상한인 것으로 생각된다.
열역학 및 물질, 특히 비교적 높은 온도에서의 가열과 냉각에 친숙한 사람은 냉각 속도가 전체 냉각 공정을 통[0041]
해 일정하거나 정확할 필요가 없음을 이해할 것이다. 달리 표현하면, 결정이 냉각되는 동안, 특히 재어닐링이
유의적 속도로 일어날 수 있는 온도 범위 내에서 냉각되는 동안, 냉각 속도는 1분당 30℃ 내지 바람직한 한계인
1분당 150℃의 범위인 것이 바람직하다. 통상의 잘 알려진 열역학적 이유에서, 열손실 및 그에 따른 냉각 속도
는 결정이 최고 온도로부터 냉각될 때 가장 빠르고, 결정이 낮은 온도에 접근하여 도달함에 따라 완화되는 경향
이 있다. 특히, 결정이 유의적 속도로 재어닐링이 일어나는 온도 범위 미만으로 냉각되면, 기능상 전혀 불리함
이 없이 냉각 속도는 느려질 수 있다. 따라서 개별적인 결정이 냉각될 때, 결정이 냉각되는 속도는 본 발명의
방법의 이점을 계속 가지면서 1분당 30℃∼150℃의 바람직한 범위 내에서 변동될 수 있다.
너무 느린 냉각 속도는 상태가 회복되어 반절연 특성을 유지하는 데 필요한 수 미만으로 상태의 수가 감소되도[0042]
록 결정이 충분히 정돈되는 온도 범위에서 결정을 너무 장시간 체류하게 한다. 이와는 달리, 지나치게 빨리 냉
각하는 것은 열 응력이 충분히 클 경우 파쇄를 포함하는 결정 내 기계적 응력을 발생할 수 있다.
바람직한 실시예에서, 냉각 단계는 수동적 단계와 능동적 단계를 모두 포함한다. 제1 단계로서, 유도 가열장치[0043]
로의 전력을 줄이거나 완전히 차단한다. 결정이 가열된 비교적 높은 온도에서, 초기 열손실은 방사
열손실이다. 온도가 낮아짐에 따라, 전도 및 대류 방식의 냉각 메커니즘으로 전환된다. 따라서, 냉각 속도를
더욱 촉진하고 제어하기 위해서는, 가열 쳄버를 불활성 가스, 일반적으로는 아르곤으로 불활성 분위기화할 수
있다. 또한, 결정 및 결정이 접촉하게 되는 물질의 열 질량(thermal mass)를 이용하여 냉각 속도를 제어하는
데 보조할 수 있다. 결과적으로, 냉각 속도를 제어하는 세 가지 방식은 유도 코일(또는 그 밖에 저항식 가열과
같은 공지된 임의의 적절한 가열 메커니즘)로의 전력을 조절하는 방법; 실리콘 카바이드 결정 주위와 상부에 냉
각용 가스를 유동시키는 방법; 및 결정 및 그 주변의 열 질량을 제어하는 방법, 예를 들면 히트 싱크의 이용을
포함한다. 이러한 방법은 열역학적 조건이기 때문에 본 발명의 청구 범위에 중요한 영향을 주지 않는 여러 가
지 다른 방식으로 처리될 수 있으며, 과도한 실험을 행하지 않고도 당업자에 의해 수행될 수 있다.
또한, 1분당 약 30℃∼150℃의 바람직한 냉각 속도는 약 70분의 속도로 결정을 대략 실온으로 냉각하는 속도,[0044]
또는 그보다 더 빠르게, 약 20분 이내에 대략 실온까지 냉각하는 속도라 표현할 수 있다.
본 발명은 기판 웨이퍼를 포함하여 유익한 반절연성 실리콘 카바이드 결정을 제공하기 때문에, 본 발명의 방법[0045]
은 또한, 실리콘 카바이드 기판 웨이퍼를 약 2,000℃(바람직하게는 2,000℃∼2,400℃)의 온도로 가열하는 단계,
상기 가열된 웨이퍼를 1분당 약 30℃ 이상(바람직하게는 1분당 약 150℃)의 가열 속도로 실온에 접근하도록 냉
각하는 단계; 및 이어서 상기 기판 웨이퍼 상에 반도체 물질의 에피택셜층을 1층 이상 증착하는 단계를 포함할
수 있다. 실리콘 카바이드의 이점은 종종 (배타적은 아니지만) 그것이 갖는 광폭 밴드갭 성질과 관계되며, 바
람직한 실시예에서, 에피택셜층을 증착하는 단계는 실리콘 카바이드 또는 제III족 질화물과 같은 다른 광폭 밴
드갭 반도체로 이루어지는 군으로부터 선택되는 에피택셜층을 화학증착(CVD) 기술을 이용하여 증착하는 단계를
포함한다. 실리콘 카바이드의 경우에, 에피택셜층의 증착 단계는 일반적으로 약 1,400℃보다 높은 온도에서 수
행된다. 앞에서 언급한 바와 같이, 종래 기술에서 그러한 온도에서 행해지는 단계는 기판이 더 이상 적절한 반
절연 특성을 갖지 못하는 지점까지 결함의 수를 감소시키기 쉽다. 본 발명은 "성장된 그대로의" 결정에 비해서
점결함 및 얻어지는 깊은 준위 상태의 수를 제어 가능한 방식으로 증가시키는 방법을 제공하기 때문에, 이들 최
근의 처리 단계는 결함 중 일부가 회복되는 것으로 예상된다 할지라도 결정의 반절연 특성을 해치지 않는다.
따라서, 또 다른 측면에서, 본 발명은 본 발명의 이 측면 및 실시예에 의해 제조되는 웨이퍼 및 에피택셜층[0046]
(들)을 포함한다.
본 발명은 기판 웨이퍼 또는 단결정 불 상에 수행될 수 있는데, 기판의 경우에 과도한 또는 파국적인 열 응력을[0047]
받지 않고 본 발명에서 유용한 비교적 빠른 속도로 냉각될 수 있게 하는 표면적 대 체적 비율이 크기 때문에 기
판이 바람직한 실시예이다. 그러나 이러한 실제적 관점 이외에, 웨이퍼 대 불에서 상태가 추가로 생성될 수 있
는 방식 사이에는 개념상 차이가 없다. 따라서, 본 발명은 또한, 실리콘 카바이드 불을 약 2,000℃ 이상의 온
도로 가열하는 단계, 이어서 상기 가열된 불을 1분당 약 30℃ 이상의 냉각 속도로 실온에 접근하도록 냉각하는
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단계, 이어서 상기 불로부터 실리콘 카바이드 웨이퍼를 슬라이싱하는 단계, 및 이어서 상기 슬라이싱된 웨이퍼
상에 반도체 물질의 에피택셜층을 1층 이상 증착하는 단계를 포함할 수 있다.
또 다른 실시예에서, 상기 방법은, 단결정 불로부터 실리콘 카바이드 웨이퍼를 슬라이싱하는 단계, 이어서 상기[0048]
슬라이싱된 웨이퍼를 대기압 하에서 약 2,000℃ 이상의 온도로 가열하는 단계, 이어서 상기 가열된 웨이퍼를 1
분당 약 30℃ 이상의 냉각 속도로 실온에 접근하도록 냉각하는 단계, 그 후 상기 슬라이싱된 웨이퍼 상에 반도
체 물질의 에피택셜층(들)을 증착하는 단계를 포함할 수 있다.
기판 웨이퍼의 제조 및 에피택셜층의 성장에 숙련된 사람에게 공지되어 있는 바와 같이, 슬라이싱된 실리콘 카[0049]
바이드 웨이퍼는 일반적으로 슬라이싱된 직후에 사용되지 않고, 에피택셜 성장에 보다 바람직한 표면을 제조하
기 위해 세정 및 연마 처리된다. 일반적 반도체 물질 및 특히 실리콘 카바이드에 대한 연마 및 세정 단계는 이
분야에서 확립되어 있어서 과도한 실험이 없이 실행될 수 있으므로, 여기서는 구체적으로 더 설명하지 않는다.
어느 경우에나, 본 발명은 웨이퍼 및 하나 이상의 에피택셜층을 또한 포함하고, 본 발명의 실시예의 방법에 따[0050]
라 형성된 웨이퍼 및 에피택셜층을 내포하는 장치를 또한 포함할 수 있다.
본 발명은 어느 특정 장치와 함께 이용하는 것에 한정되지 않고, 반절연성 실리콘 카바이드 기판을 내포하는,[0051]
공통으로 사용되는 마이크로웨이브 장치로는 다양한 형태의 전계효과 트랜지스터(FET), 금속산화물 반도체 전계
효과 트랜지스터(MOSFET), 접합 전계효과 트랜지스터(JFET), 금속-반도체 전계효과 트랜지스터(MESFET), 헤테로
구조 전계효과 트랜지스터(HFET), 고전자 이동도 트랜지스터(high electron mobility transistor; HEMT), 및
DMOS 트랜지스터가 포함된다. 반도체 장치 및 마이크로웨이브 주파수 조작에 유용한 장치에 숙련된 사람은 상
기 목록에 한정되거나 총망라된 것은 아님을 인지할 것이다. 그러나, 그것은 본 명세서에 기재되고 특허정구되
는 본 발명에 의해 제공되는 이점을 예시하는 것이다.
도 1은 본 발명에서 이용하는 온도의 범위 및 냉각 속도를 개략적으로 예시한다. 이러한 기술에 숙련된 사람은[0052]
도 1이 특별한 실험을 정확히 나타내는 것이 아니라 설명을 위한 것임을 인지할 것이다.
도 1은 시간에 대한 온도의 그래프이다. 세 가지 일반적인 온도의 조합을 특징지운다. 도면에서 10으로 표시[0053]
된 최상측 선은 실리콘 카바이드에 대한 온도, 바람직하게는 2,000℃를 나타내며, 그 온도 이상에서 본 발명에
따른 방식으로 원하는 수의 점결함이 생성된다. 달리 말하면, 본 발명은 실리콘 카바이드 결정을 선분 10으로
표시된 온도 이상으로 가열하는 단계를 포함한다.
두 번째 상측 선은 도면성 12로 표시되어 있으며 상측 온도선(10)과 함께 온도선(10)보다 높은 온도에서 생성된[0054]
상태가, 결정을 평형 또는 근접 평형 조건에 접근하기에 충분한 시간 동안 이 온도 범위에 잔류하도록 할 경우
회복시킬 것으로 예상되는 온도 범위(화살표 11로 표시됨)를 규정하는 낮은 쪽 온도(정확한 온도가 아닌 상대적
온도로 이해되지만 바람직한 실시예에서 약 1,200℃임)를 나타낸다. 따라서, 여기에 설명된 본 발명은 증가된
수의 상태가 생성되었을 때 상기 온도 범위(11)에서 결정이 체류하는 시간을 최소화한다. 앞에서 언급한 바와
같이, 결정이 도 1의 11에 개략적으로 예시된 온도 범위 내에 존재하는 동안 냉각 속도를 1분당 약 30℃∼150℃
로 유지하는 것은 특히 도움이 된다.
도면의 14로 표시된 제3의 선은 실온(25℃, 298K)을 나타내며, 실온과 온도선(12) 사이의 또 다른 온도 범위(화[0055]
살표 13으로 표시됨)를 규정한다. 화살표 13으로 표기된 온도 범위는 여전히 실온보다 높은 온도를
나타내지만, 그 온도 범위 내에서 일어날 수 있는 재정돈(reordering)의 양은 반절연 특성에 대해서는 통계적으
로 큰 의미는 없다.
여러 가지 이유에서, 결정은 예비 제조중, 저장중, 선적중 또는 심지어 사용중을 불문하고 항상 실온까지 냉각[0056]
된다고 예상할 수 있는 것이 정상적이다. 그러나, 결정이 선(10)으로 표시된 것보다 높은 온도로 가열되고, 이
어서 선(12)으로 표시된 온도보다 낮은 온도로 충분히 빠르게 냉각된다면, 실온에 도달하는지 여부에 관계없이
본 발명의 이점이 달성되는 것을 이해할 것이다.
세 가지 냉각 곡선이 선 15, 16 및 17로 개략적으로 예시되어 있다. 도 1의 가로 좌표는 시간이기 때문에 곡선[0057]
(15)은 가장 느린 냉각 속도를 나타내고, 곡선(17)은 가장 빠른 냉각 속도를 나타냄을 이해할 것이다. 이러한
의미에서, 연장된 곡선(15)은, 결정이 화살표 11로 표시된 온도 범위에서, 곡선 16 또는 17로 표시된 냉각 곡선
을 따르는 결정에 비해 훨씬 긴 시간 동안 체류하는 것을 예시한다. 따라서, 곡선(15)은 결정을 냉각하는 종래
기술의 접근 방법(의도적이거나 비의도적인)을 개략적으로 나타내는 반면, 곡선(16, 17)은 보다 빠른 본 발명의
냉각 단계를 개략적으로 나타낸다. 앞서 언급한 바와 같이, 냉각 속도가 여기에 기재된 기능적 측면에 합당하
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다면, 냉각 속도는 일정할 필요는 없다.
도 2는 깊은 준위의 원하는 고농도가 보다 높은 성장 온도와 관계가 있음을 예시한다. 도 2는 온도에 대한 깊[0058]
은 준위 과도 분광법(deep level transient spectroscopy; DLTS)으로 측정된 전기용량 변화의 그래프이다. 상
대적으로 높은 온도에서 성장시킨 결정 샘플의 높은 크기(예를 들면 300 K에서)는 상대적으로 낮은 온도(쇄선)
에서 성장시킨 샘플에 비해 깊은 준위의 더 큰 농도를 나타낸다.
깊은 준위 과도 분광법은 일반적으로 반도체 분야에서 잘 이해되어 있으며, 반도체의 깊은 준위를 연구하는 데[0059]
이용되는 고감도 방법이다. 상기 방법은, 깊은 준위가 전방향 바이어스 펄스에 의해 하전된 후 캐리어를 방출
할 때 반전된 바이어스 다이오드(reversed biased diode)의 전기용량 전하를 기초로 한다. 방출 속도는 온도에
의존하며 각각의 결함 형태에 대해 특징을 가진다. 방출 속도의 온도 의존성을 이용하여 깊은 준위의 활성화
에너지를 결정할 수 있다. 참고 자료의 예로는 ASTM International Test No. F978-02, "Standard Test Method
for Characterizing Semiconductor Deep Levels by Transient Capacitance Techniques."가 있다. 결정을 평
가하기 위한 다른 기술로는 전기용량 대 전위(CV) 기법 및 전자 상자성 공명(EPR)이 포함될 수 있다.
도 3은 실리콘 카바이드 샘플의 전자 상자성 공명(EPR) 평가로부터 얻어진 세 가지 플롯의 비교표이다. EPR은[0060]
물질의 소정의 특성을 측정하기 위한 잘 알려진 기법이며, 전자 스핀 공명(electron spin resonance; ESR) 또는
전자 자기 공명(EMR)으로도 알려져 있다. EPR은 적어도 하나의 홀전자 스핀(unpaired electron spin)으로 자장
의 존재 하에 상자성 이온 또는 분자에 의해 마이크로웨이브 방사의 공명 흡수 공정을 나타낸다. 본 발명에 따
라 결정을 분석함에 있어서, EPR은 결정 밴드갭 내 깊은 트랩을 점유하는 전하의 수를 측정하는 데 이용된다.
연속적으로 변동되는 강한 자장 내에서 마이크로웨이브 에너지 흡수의 변화를 측정함으로써, EPR은 결정 격자에
있는 다양한 결함에 갇힌 전하의 홀전자 스핀의 수를 검출한다. 그러나 EPR 측정은 트랩으로부터 전하를 축출
하는 것이 아니고 단지 그것의 존재를 검출할 뿐이므로, 동일한 샘플의 반복된 분석을 가능하게 한다.
도 3의 세 가지 플롯은 (좌로부터 우로) 종래 방식으로 성장시킨 실리콘 카바이드 결정, 본 발명에 따라 1분당[0061]
30℃ 범위의 속도로 가열되고 냉각된 실리콘 카바이드 결정, 및 본 발명에 따라 1분당 150℃ 범위의 속도로 가
열되고 냉각된 실리콘 카바이드 결정을 나타낸다.
도 3의 각 섹션은 동일한 크기이며, 탄소 공백(Vc)의 EPR 신호의 크기(임의 단위)―즉 반절연 특성을 제공하는[0062]
상태를 제공하는 점결함의 형태 중 하나―는 EPR에 의해 검출된 결함 중심의 수에 비례한다. EPR에 숙련된 사
람에게 공지되어 있는 바와 같이, "g-인자"(또는 "g-값")는 전자 트랩의 형태에 특징적인 것이며 마이크로웨이
브 주파수와 자장의 세기에 관계된다. 따라서, 측정된 샘플 크기가 실험 오차의 예상 한도 내에서 동일하다면,
탄소 공백에 대한 EPR선의 크기(골(trough)로부터 피크까지)는 샘플 내 결함의 농도에 비례한다. 따라서, 도 3
은 탄소 공백의 수가, 성장된 상태(좌측 패널)로부터 30℃의 냉각 속도를 이용한 본 발명의 공정(중앙 패널)까
지, 또한 150℃의 냉각 속도를 이용한 본 발명의 공정(우측 패널)까지 유의적으로 증가하는 것(그로 인해 얻어
지는 반절연 특성의 향상)을 예시한다.
도면과 명세서에서, 본 발명의 바람직한 실시예를 제시하였으며, 특정한 용어를 사용하였지만, 이는 통상적이고[0063]
설명을 위한 의미에서 사용된 것일 뿐이고 제한을 목적으로 한 것이 아미며, 본 발명의 범위는 청구의 범위에서
정의된다.
도면의 간단한 설명
도 1은 상세한 설명에서 참고하는 온도의 범위 및 여러 가지 상이한 냉각 속도를 예시하는 개략적인 도표이다.[0018]
도 2는 깊은 준위 과도 분광법(deep level transient spectroscopy; DLTS)으로 측정한 °K 단위 온도에 대한[0019]
전기용량(capacitance) 변화의 그래프이다.
도 3은 실리콘 카바이드 결정 샘플의 전자 상자성 공명(electron paramagnetic resonance; EPR) 평가로부터 얻[0020]
어진 세 가지 플롯의 비교 세트이다.
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