저항 가변 메모리 셀 구조들 및 방법들(RESISTANCE VARIABLE MEMORY CELL STRUCTURES AND METHODS)

(19) 대한민국특허청(KR)
(12) 등록특허공보(B1)
(45) 공고일자 2014년07월18일
(11) 등록번호 10-1421367
(24) 등록일자 2014년07월14일
(51) 국제특허분류(Int. Cl.)
H01L 21/8247 (2006.01) H01L 27/115 (2006.01)
(21) 출원번호 10-2012-7030444
(22) 출원일자(국제) 2011년05월09일
심사청구일자 2012년11월21일
(85) 번역문제출일자 2012년11월21일
(65) 공개번호 10-2013-0000428
(43) 공개일자 2013년01월02일
(86) 국제출원번호 PCT/US2011/000811
(87) 국제공개번호 WO 2011/149505
국제공개일자 2011년12월01일
(30) 우선권주장
12/787,018 2010년05월25일 미국(US)
(56) 선행기술조사문헌
KR1020090006436 A*
US20060197130 A1*
US20080035961 A1*
KR1020060002132 A
*는 심사관에 의하여 인용된 문헌
(73) 특허권자
마이크론 테크놀로지, 인크.
미국, 아이다호, 보이세, 사우스 페더럴 웨이
8000
(72) 발명자
매쉬, 유진, 피.
미국 83716 아이다호주 보이스 피카보 코트 1722
퀵, 티모시, 에이.
미국 83703 아이다호주 보이스 캐슬바 드라이브
4606
(74) 대리인
백만기, 양영준
전체 청구항 수 : 총 24 항 심사관 : 구본재
(54) 발명의 명칭 저항 가변 메모리 셀 구조들 및 방법들
(57) 요 약
저항 가변 메모리 셀 구조들 및 방법들이 본 명세서에 설명된다. 하나 이상의 저항 가변 메모리 셀 구조들은 제
1 및 제 2 저항 가변 메모리 셀에 공통인 제 1 전극, 제 2 전극과 접촉하는 아치형 상부 표면 및 제 1 전극과 접
촉하는 비-아치형 하부 표면을 가진 제 1 수직 배향된 저항 가변 물질, 및 제 3 전극과 접촉하는 아치형 상부 표
면 및 제 1 전극과 접촉하는 비-아치형 하부 표면을 가진 제 2 수직 배향된 저항 가변 물질을 포함한다.
대 표 도 - 도1g
등록특허 10-1421367
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특허청구의 범위
청구항 1
제 1 전극 및 비아(via)의 벽 상에 저항 가변 메모리 셀 물질을 형성하는 단계;
상기 저항 가변 메모리 셀 물질 상에 제 1 유전 물질을 형성하는 단계;
상기 저항 가변 메모리 셀 물질의 일부가 노출되도록 상기 제 1 유전 물질의 일부를 제거하는 단계;
상기 저항 가변 메모리 셀 물질의 제 1 노출 부분 상에 제 2 전극 및 상기 저항 가변 메모리 셀 물질의 제 2 노
출 부분 상에 제 3 전극을 형성하는 단계;
상기 제 2 전극, 상기 제 3 전극, 및 상기 제 1 유전 물질의 적어도 일부 상에 스페이서 물질을 형성하는 단계;
및
제 1 및 제 2 저항 가변 메모리 셀 구조를 형성하기 위해, 상기 제 2 및 제 3 전극들 사이에서의 상기 스페이서
물질의 적어도 일부, 상기 비아 내에서의 상기 제 1 유전 물질의 적어도 일부, 및 상기 제 1 전극 상에 형성된
상기 저항 가변 메모리 셀 물질의 적어도 일부를 제거하는 단계
를 포함하는, 메모리 셀 형성 방법.
청구항 2
삭제
청구항 3
청구항 1에 있어서,
상기 제 1 및 상기 제 2 저항 가변 메모리 셀 구조들을 형성하는 단계는 상기 제 1 저항 가변 메모리 셀 구조에
대응하는 제 1 아치형 저항 가변 영역 및 상기 제 2 저항 가변 메모리 셀 구조에 대응하는 제 2 아치형 저항 가
변 영역을 형성하는 단계를 포함하는, 메모리 셀 형성 방법.
청구항 4
청구항 1 또는 청구항 3에 있어서,
5 나노미터들보다 크지 않은 두께를 갖도록 상기 저항 가변 메모리 셀 물질을 형성하는 단계를 포함하는, 메모
리 셀 형성 방법.
청구항 5
청구항 1 또는 청구항 3에 있어서,
상기 저항 가변 메모리 셀 물질을 형성하는 단계는 원자층 증착을 사용하여 상기 저항 가변 메모리 셀 물질을
증착시키는 단계를 포함하는, 메모리 셀 형성 방법.
청구항 6
청구항 1 또는 청구항 3에 있어서,
상기 저항 가변 메모리 셀 물질을 형성하는 단계는 화학적 기상 증착을 사용하여 상기 저항 가변 메모리 셀 물
질을 증착시키는 단계를 포함하는, 메모리 셀 형성 방법.
청구항 7
청구항 1 또는 청구항 3에 있어서,
상기 제 2 및 상기 제 3 전극 중 적어도 하나와 상이한 재료의 상기 제 1 전극을 형성하는 단계를 포함하는, 메
모리 셀 형성 방법.
등록특허 10-1421367
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청구항 8
청구항 1 또는 청구항 3에 있어서,
상기 제 1 전극 및 상기 비아의 상기 벽 상에 상기 저항 가변 메모리 셀 물질을 형성하기 전에 제 2 유전 물질
을 통해 상기 제 1 전극으로 상기 비아를 형성하는 단계를 포함하는, 메모리 셀 형성 방법.
청구항 9
청구항 8에 있어서,
상기 제 1 유전 물질의 상기 일부를 제거하는 단계는 상기 제 2 유전 물질에 이르기까지 반도체 구조의 상부 표
면을 평탄화시키는 단계를 포함하는, 메모리 셀 형성 방법.
청구항 10
청구항 1 또는 청구항 3에 있어서,
각각의 일부가 상기 비아에 형성된 상기 제 1 유전 물질에 중첩하도록 상기 제 2 전극 및 상기 제 3 전극을 형
성하는 단계를 포함하는, 메모리 셀 형성 방법.
청구항 11
제 1 전극 위에 형성된 비아를 가진 메모리 셀 구조를 형성하는 단계;
갭(gap)이 상기 비아의 벽들 사이에 남아있도록 상기 제 1 전극 상에 및 상기 비아의 상기 벽들 상에 위상 변화
물질을 형성하는 단계;
상기 위상 변화 물질 상에 제 1 유전 물질을 형성하는 단계;
상기 위상 변화 물질의 일부가 노출되도록 그리고 상기 제 1 유전 물질이 단지 상기 갭에 남아있도록 상기 제 1
유전 물질의 일부를 제거하는 단계;
상기 위상 변화 물질의 제 1 노출 부분 상에 제 2 전극 및 상기 위상 변화 물질의 제 2 노출 부분 상에 제 3 전
극을 형성하는 단계;
상기 제 2 전극, 상기 제 3 전극, 및 상기 갭에 위치된 상기 제 1 유전 물질의 적어도 일부 상에 스페이서 물질
을 형성하는 단계; 및
제 1 및 제 2 위상 변화 메모리 셀 구조가 형성되도록, 상기 제 2 및 제 3 전극들 사이에서의 상기 스페이서 물
질의 적어도 일부, 상기 비아 내의 상기 제 1 유전 물질의 적어도 일부, 및 상기 제 1 전극 상에 형성된 상기
위상 변화 물질의 적어도 일부를 제거하는 단계를 포함하는, 메모리 셀 형성 방법.
청구항 12
청구항 11에 있어서,
상기 제 2 및 제 3 전극들 사이에서의 상기 스페이서 물질의 상기 적어도 일부, 상기 비아 내에서의 상기 제 1
유전 물질의 상기 적어도 일부, 및 상기 위상 변화 물질의 상기 적어도 일부를 제거하는 단계는 상기 제 1 위상
변화 메모리 셀 구조에 대응하는 아치형 위상 변화 영역 및 상기 제 2 위상 변화 메모리 셀 구조에 대응하는 아
치형 위상 변화 영역을 형성하며, 상기 제 1 전극은 상기 제 1 및 상기 제 2 위상 변화 메모리 셀 구조들에 공
통인, 메모리 셀 형성 방법.
청구항 13
청구항 11에 있어서,
상기 제 1 유전 물질을 형성하는 단계는 저온 산화물 물질을 증착시키는 단계를 포함하는, 메모리 셀 형성
방법.
청구항 14
등록특허 10-1421367
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청구항 11 내지 청구항 13 중 어느 한 항에 있어서,
상기 갭에 위치된 상기 유전 물질에 중첩하도록 상기 제 2 및 제 3 전극들을 형성하는 단계를 포함하는, 메모리
셀 형성 방법.
청구항 15
청구항 11 내지 청구항 13 중 어느 한 항에 있어서,
상기 제 2 및 제 3 전극들 사이에서의 상기 스페이서 물질의 상기 적어도 일부, 상기 비아 내에서의 상기 제 1
유전 물질의 상기 적어도 일부, 및 상기 제 1 전극 상에 형성된 상기 위상 변화 물질의 상기 적어도 일부를 제
거하기 위해 드라이 에칭(dry etch)을 수행하는 단계를 포함하는, 메모리 셀 형성 방법.
청구항 16
제 1 및 제 2 저항 가변 메모리 셀에 공통인 제 1 전극;
제 2 전극과 접촉하는 아치형 상부 표면 및 상기 제 1 전극과 접촉하는 비-아치형 하부 표면을 갖는 제 1 수직
배향된 저항 가변 물질; 및
제 3 전극과 접촉하는 아치형 상부 표면 및 상기 제 1 전극과 접촉하는 비-아치형 하부 표면을 갖는 제 2 수직
배향된 저항 가변 물질
을 포함하고,
상기 제 1 및 상기 제 2 수직 배향된 저항 가변 물질의 아치형 부분은 제 1 유전 물질 및 제 2 유전 물질 사이
에 위치되는, 저항 가변 메모리 셀 구조.
청구항 17
삭제
청구항 18
청구항 16에 있어서,
상기 제 1 수직 배향된 저항 가변 물질의 상기 아치형 부분은 상기 제 2 수직 배향된 저항 가변 물질의 상기 아
치형 부분으로부터 20 나노미터들보다 크지 않은 거리에 위치되는, 저항 가변 메모리 셀 구조.
청구항 19
청구항 16에 있어서,
상기 제 2 전극은 상기 제 1 및 상기 제 2 유전 물질의 일부에 중첩하는, 저항 가변 메모리 셀 구조.
청구항 20
청구항 16에 있어서,
스페이서 물질은 상기 제 1 유전 물질 상에 및 상기 제 2 전극의 에지(edge) 및 상기 제 3 전극의 에지 상에 형
성되는, 저항 가변 메모리 셀 구조.
청구항 21
청구항 16 및 청구항 18 내지 청구항 20 중 어느 한 항에 있어서,
상기 제 1 전극은 상기 제 2 및 상기 제 3 전극들 중 적어도 하나와 상이한 재료로 이루어지는, 저항 가변 메모
리 셀 구조.
청구항 22
청구항 16 및 청구항 18 내지 청구항 20 중 어느 한 항에 있어서,
상기 저항 가변 물질은 5 나노미터들보다 크지 않은 두께를 갖는, 저항 가변 메모리 셀 구조.
등록특허 10-1421367
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청구항 23
청구항 16 및 청구항 18 내지 청구항 20 중 어느 한 항에 있어서,
상기 제 2 전극은 제 1 위상 변화 메모리 셀의 상부 전극이고, 상기 제 3 전극은 제 2 위상 변화 메모리 셀의
상부 전극이며, 상기 제 1 전극은 상기 제 1 및 제 2 위상 변화 메모리 셀들에 공통인 하부 전극인, 저항 가변
메모리 셀 구조.
청구항 24
청구항 16 및 청구항 18 내지 청구항 20 중 어느 한 항에 있어서,
상기 제 1 및 상기 제 2 수직 배향된 저항 가변 물질의 상기 아치형 상부 표면은 평탄화된 표면인, 저항 가변
메모리 셀 구조.
청구항 25
청구항 16 및 청구항 18 내지 청구항 20 중 어느 한 항에 있어서,
상기 제 1 전극은 도전성 접촉(conductive contact) 상에 형성되는, 저항 가변 메모리 셀 구조.
청구항 26
적어도 제 1 및 제 2 저항 가변 메모리 셀 구조를 가진 저항 가변 메모리 셀들의 어레이에 있어서,
상기 제 1 및 제 2 저항 가변 메모리 셀 구조는,
제 1 전극 위에 형성된 비아를 가진 메모리 셀 구조를 형성하는 단계;
상기 제 1 전극 및 상기 비아의 벽 상에 저항 가변 메모리 셀 물질을 형성하는 단계;
상기 저항 가변 메모리 셀 물질 상에 제 1 유전 물질을 형성하는 단계;
상기 저항 가변 메모리 셀 물질의 일부가 노출되도록 상기 제 1 유전 물질의 일부를 제거하는 단계;
상기 저항 가변 메모리 셀 물질의 제 1 노출 부분 상에 제 2 전극 및 상기 저항 가변 메모리 셀 물질의 제 2 노
출 부분 상에 제 3 전극을 형성하는 단계;
상기 제 2 전극, 상기 제 3 전극, 및 상기 제 1 유전 물질의 적어도 일부 상에 스페이서 물질을 형성하는 단계;
및
상기 제 2 및 제 3 전극들 사이에서의 상기 스페이서 물질의 적어도 일부, 상기 비아 내에서의 상기 제 1 유전
물질의 적어도 일부, 및 상기 제 1 전극 상에 형성된 상기 저항 가변 메모리 셀 물질의 적어도 일부를 제거함으
로써 상기 제 1 및 상기 제 2 저항 가변 메모리 셀 구조를 형성하는 단계를 포함하는 방법에 의하여 형성되는,
저항 가변 메모리 셀들의 어레이.
청구항 27
삭제
명 세 서
기 술 분 야
본 발명은 일반적으로 반도체 메모리 장치들, 방법들, 및 시스템들에 관한 것으로, 보다 상세하게는 저항 가변[0001]
메모리 셀 구조들 및 방법들에 관한 것이다.
배 경 기 술
메모리 장치들은 통상적으로 컴퓨터들 또는 다른 전자 장치들에서의 내부의, 반도체, 집적 회로들로서[0002]
제공된다. 특히, 랜덤-액세스 메모리(RAM: random-access memory), 판독 전용 메모리(ROM: read only memory),
동적 랜덤 액세스 메모리(DRAM: dynamic random access memory), 동기식 동적 랜덤 액세스 메모리(SDRAM:
synchronous dynamic random access memory), 플래시 메모리(flash memory), 및 위상 변화 랜덤 액세스 메모리
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(PCRAM: phase change random access memory), 저항성 랜덤 액세스 메모리(RRAM: resistive random access
memory), 및 도전성 브리지 랜덤 액세스 메모리(CBRAM: conductive bridge random access memory)와 같은, 저
항 가변 메모리를 포함하는 많은 상이한 유형들의 메모리가 존재한다.
PCRAM 장치의 위상 변화 물질은 비정질(amorphous)의, 보다 높은 저항 상태, 또는 결정성(crystalline)의, 보다[0003]
낮은 저항 상태에서 존재할 수 있다. PCRAM 셀의 저항 상태는 에너지의 다른 소스들 중에서, 전류 펄스들 또는
광(light)의 펄스들과 같은, 에너지의 소스들을 셀에 인가함으로써 변경될 수 있다. 예를 들면, PCRAM 셀의 저
항 상태는 프로그래밍 전류로 셀을 가열함으로써 변경될 수 있다. 이것은 데이터 상태에 대응할 수 있는, 특정
저항 상태로 프로그래밍된 PCRAM 셀을 초래한다. 또한, PCRAM 장치들은 다중-레벨 저장을 제공하도록 구성될 수
있다. 즉, 메모리 장치는 단일 메모리 셀(single memory cell)에서의 다중-비트 저장을 허용하는 복수의 이산
(discrete) 및 식별가능한 상태들을 가질 수 있다.
RRAM 장치는 인가된 전압들에 따라 저항이 달라지는 전이 금속 산화물(transition metal oxide)과 같은, 가변[0004]
저항 물질을 포함한다. 세트 전압보다 크거나 동일한 전압이 가변 저항 물질에 인가될 때, 가변 저항 물질의 저
항은 감소한다(예컨대, 온(ON) 상태). 리셋 전압보다 크거나 동일한 전압이 가변 저항 물질에 인가될 때, 가변
저항 물질의 저항은 증가한다(예컨대, 오프(OFF) 상태). 높은(high volume) 제조 용이성 및 신뢰성이 PCRAM 및
RRAM 장치들과 같은, 저항 가변 메모리 장치들에 대한 이슈들인 채로 남아 있다.
발명의 내용
도면의 간단한 설명
도 1a 내지 도 1g는 본 발명의 실시예들에 따라 저항 가변 메모리 셀 구조를 형성하는 것과 연관된 프로세스 단[0005]
계들을 예시한다.
도 1h는 도 1g에 예시된 메모리 셀 구조의 상면도를 예시한다.
발명을 실시하기 위한 구체적인 내용
저항 가변 메모리 셀 구조들 및 방법들이 본 명세서에서 설명된다. 저항 가변 메모리 셀 구조를 형성하는 다수[0006]
의 방법들은 제 1 전극 위에 형성된 비아(via)를 가진 메모리 셀 구조를 형성하는 단계, 제 1 전극 및 비아의
벽 상에 저항 가변 메모리 셀 물질을 형성하는 단계, 저항 가변 메모리 셀 물질 상에 제 1 유전 물질을 형성하
는 단계, 저항 가변 메모리 셀 물질의 일부가 노출되도록 제 1 유전 물질의 일부를 제거하는 단계, 및 저항 가
변 메모리 셀 물질의 제 1 노출 부분 상에 제 2 전극 및 저항 가변 메모리 셀 물질의 제 2 노출 부분 상에 제 3
전극을 형성하는 단계를 포함한다. 하나 이상의 방법들은 제 2 전극, 제 3 전극, 및 제 1 유전 물질의 적어도
일부 상에 스페이서(spacer) 물질을 형성하는 단계, 및 제 2 및 제 3 전극들 사이에서 스페이서 물질의 적어도
일부, 비아 내의 제 1 유전 물질의 적어도 일부, 및 제 1 전극 상에 형성된 저항 가변 메모리 셀 물질의 적어도
일부를 제거함으로써 제 1 및 제 2 저항 가변 메모리 셀 구조를 형성하는 단계를 포함한다.
본 발명의 실시예들은 이전 저항 가변 메모리 셀 구조들과 비교하여 감소된 풋프린트(footprint)를 가진 피치[0007]
(pitch)가 두 배가 된 어레이(array)를 제공하는 것과 같은 다양한 이득들을 제공한다. 또한, 실시예들은 다른
이득들 중에서, 이전 저항 가변 메모리 셀 구조들과 비교하여 낮은 스위칭 전류를 산출하는 메모리 셀 구조를
제공한다. 예를 들면, 하나 이상의 실시예들의 피치가 두 배가 된 수직 배향(vertical orientation)은 평면 브
리지 셀 구조와 같은, 이전 메모리 셀 접근법들에 대한 제조가능한 대안을 제공한다.
이해될 바와 같이, 본 명세서에서의 다양한 실시예들에 도시된 요소들이 본 발명의 다수의 부가적인 실시예들을[0008]
제공하기 위해 부가되고, 교환되며, 및/또는 제거될 수 있다. 또한, 이해될 바와 같이, 도면들에 제공된 요소들
의 비율 및 상대적 크기는 본 발명의 실시예들을 예시하도록 의도되며 제한적인 의미로 취해져서는 안된다.
도 1a 내지 도 1f는 본 발명의 실시예들에 따라 도 1g에 도시된 저항 가변 메모리 셀 구조를 형성하는 것과 연[0009]
관된 프로세스 단계들을 예시한다. 도 1a 내지 도 1g에 도시된 메모리 셀 구조는 유전 물질(104)에 형성된 도전
성 접촉(106)을 포함한 기판(102)을 포함하는 베이스 반도체 구조를 포함한다. 특히, 기판(102)은 실리콘 기판,
절연체 위 실리콘(SOI: silicon on insulator) 기판, 또는 사파이어 위 실리콘(SOS: silicon on sapphire) 기
판일 수 있다. 유전 물질(104)은 다른 유전 물질들 중에서, 이산화규소(SiO2)와 같은, 질화물 또는 산화물일 수
있다. 도전성 접촉(106)은 텅스텐(W) 또는 다른 적절한 도전 재료로 이루어질 수 있으며, 예를 들면, 마스킹
(masking) 및 에칭(etching) 프로세스를 통해 유전층(104)에 형성될 수 있다.
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상기 구조는 하부 전극(BE: bottom electrode)(108) 위에 형성된 비아(116)를 포함한다. 이 예에서, 비아(11[0010]
6)는 하부 전극(108)의 상부 표면을 노출시키기 위해 유전 물질(114)을 통해 형성되며, 접촉 홀(116)로서 불리
울 수 있다. 하나 이상의 실시예들에서, 비아(116)는 20 나노미터들(nm)보다 크지 않은 직경을 가진다. 그러나,
실시예들은 비아(116)의 특정 직경에 제한되지 않으며, 이것은 다른 적절한 프로세스들 중에서 마스킹 및 에칭
에 의해 형성될 수 있다. 비록 도 1a 내지 도 1f에 설명된 예들은 환상형 고리(annular) 형상 비아와 관련되지
만, 실시예들은 그렇게 제한되지 않는다. 예를 들면, 비아(116)는 다양한 상이한 형상들일 수 있으며, 그와 연
관된 다양한 상이한 종횡비(aspect ratio)들일 수 있다.
하부 전극(108)은 이산화규소와 같은, 유전 물질(112)에 형성되며, 예를 들면, 텅스텐(tungsten), 질화 티타늄[0011]
(TiN: titanium nitride), 질화 탄탈륨(TaN: tantalum nitride), 이리듐(iridium), 백금(platinum), 루테늄
(ruthenium), 및/또는 구리(copper)를 포함하는 다양한 도전성 재료들 또는 합성 구조들로 이루어질 수 있다.
본 명세서에 추가로 설명되는 바와 같이, 하부 전극(108)은 두 개의 별개의 저항 가변 메모리 셀들(예컨대, 특
히 PCRAM 셀들, CBRAM 셀들, 또는 RRAM 셀들)을 위한 공통 하부 전극으로서 작용할 수 있다. 하부 전극(108)은
도전성 접촉(104) 상에 형성된다. 도 1a 내지 도 1g에 도시되지 않지만, 접촉(106)은 특정 메모리 셀에 대응하
는 액세스 장치(예컨대, 액세스 트랜지스터(access transistor))에 결합될 수 있다.
도 1b는 도 1a에 예시된 구조 상에 형성된 저항 가변 물질(118)을 예시한다. 이와 같이, 재료(118)는 하부 전극[0012]
(108), 비아(116)의 벽들, 및 유전 물질(114)의 노출 부분들 위에 형성된다. 재료(118)는 이 기술분야의 숙련자
에 의해 이해될 바와 같이, 다른 방법들 중에서, 원자층 증착(ALD: atomic layer deposition) 또는 화학적 기상
증착(CVD: chemical vapor deposition)과 같은, 기술들을 사용하여 형성(예컨대, 증착)될 수 있다. 재료(118)
는 몇몇 실시예들에서 약 5nm 보다 크지 않은 두께로 증착된다. 다양한 실시예들에서, 재료(118)의 두께는 1nm
내지 5nm이다.
저항 가변 메모리 셀 구조가 위상 변화 메모리 셀 구조인 실시예들에서, 물질(118)은 위상 변화 물질(118)로서[0013]
불리울 수 있다. 이러한 실시예들에서, 위상 변화 물질(118)은 게르마늄-안티모니-텔루륨(GST:
Germanium_Antimony-Tellurium) 재료(예컨대, Ge2Sb2Te5, Ge1Sb2Te4, Ge1Sb4Te7 등과 같은, Ge-Sb-Te 재료)와 같
은, 위상 변화 칼코게나이드 합금(chalcogenide alloy)일 수 있다. 본 명세서에 사용된 바와 같이, 하이픈으로
연결된 화학적 조성 표기법은 특정 혼합물 또는 화합물에 포함된 원소들을 표시하며, 표시된 원소들을 포함하는
모든 화학양론(stoichiometry)들을 표현하도록 의도된다. 다른 위상 변화 물질들은 다양한 다른 상 변화 물질들
중에서, Ge-Te, In-Se, Sb-Te, Ga-Sb, In-Sb, As-Te, Al-Te, Ge-Sb-Te, Te-Ge-As, In-Sb-Te, Te-Sn-Se, Ge-
Se-Ga, Bi-Se-Sb, Ga-Se-Te, Sn-Sb-Te, In-Sb-Ge, Te-Ge-Sb-S, Te-Ge-Sn-O, Te-Ge-Sn-Au, Pd-Te-Ge-Sn, In-
Se-Ti-Co, Ge-Sb-Te-Pd, Ge-Sb-Te-Co, Sb-Te-Bi-Se, Ag-In-Sb-Te, Ge-Sb-Se-Te, Ge-Sn-Sb-Te, Ge-Te-Sn-Ni,
Ge-Te-Sn-Pd, 및 Ge-Te-Sn-Pt의 합금들을 포함할 수 있다.
저항 가변 메모리 셀 구조가 저항성 랜덤 액세스 메모리 셀 구조인 실시예들에서, 물질(118)은 예를 들면, 니켈[0014]
(nickel), 니오븀(niobium), 티타늄(titanium), 지르코늄(zirconium), 하프늄(hafnium), 코발트(cobalt), 철
(iron), 구리, 또는 크롬(chrome)인 금속(M)을 갖는 전이 금속 산화물(MxOy) 재료일 수 있다. 또한, 이러한 실
시예들에서, 물질(118)은 예를 들면, 칼코게나이드 물질 또는 페로크스카이트(perovskite) 물질일 수 있다.
저항 가변 메모리 셀 구조가 도전성 브리징 랜덤 액세스 메모리 셀 구조인 실시예들에서, 재료(118)는 예를 들[0015]
면, 칼코게나이드 재료와 같은, 전해질 재료일 수 있다. 칼코게나이드 재료는 다른 전해질 재료들 중에서, 황화
게르마늄(germanium-sulfide), 게르마늄 셀레나이드(germanium selenide), 산화 텅스텐, 또는 황화 구리일 수
있다.
도 1c는 도 1b에 도시된 구조 상에 형성된 유전 물질(120)을 예시한다. 유전 물질(120)은 예를 들면, 약 450℃[0016]
이하의 온도에서 증착된 저온 산화물 또는 질화물 재료일 수 있다. 유전 물질(118)은 저항 가변 물질(118) 상에
형성되며, 비아(116)를 채운다.
도 1d는 유전 물질(120)의 일부 및 저항 가변 물질(118)의 일부의 제거에 후속하여 도 1c에 도시된 구조를 예시[0017]
한다. 일 예로서, 물질들(118, 120)의 제거된 부분들은 화학적 기계적 평탄화(CMP: chemical mechanical
planarization)를 통해 제거될 수 있다. 도 1d에 예시된 실시예에서, 상기 구조는 유전 물질(114)의 표면에 대
해 평탄화된다. 이와 같이, 비아(116) 내에 위치된 저항 가변 물질(118)의 노출된 평탄화된 상부 표면은 환상형
고리 형상을 가진다. 즉, 물질(118)의 상부 표면은 비아(116)에 형성된 유전체(120)의 평탄화된 상부 표면 주변
에 아치(arcuate) 형상을 가진다.
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도 1e는 제 1 상부 전극(TE: top electrode)(122-1) 및 제 2 상부 전극(122-2)의 형성 다음에 도 1d에 도시된[0018]
구조를 예시한다. 상부 전극들(122-1/122-2)은 저항 가변 물질(118)의 노출 부분들 상에 형성된다. 이 예에서,
상부 전극들(122-1/122-2)은 상부 전극들의 각각의 에지 부분이 비아(116) 내의 유전 물질(120)의 평탄화된 표
면에 중첩하도록 형성된다. 또한, 상부 전극들(122-1/122-2)은 그것들이 유전 물질(114)에도 중첩하도록 형성되
지만; 실시예들은 유전 물질(114)에 중첩하는 상부 전극들에 제한되지 않는다. 상부 전극들(122-1/122-2)은 예
를 들면, 텅스텐, TiN(질화 티타늄), TaN(질화 탄탈륨), 이리듐, 백금, 루테늄, 및/또는 구리를 포함하는 다양
한 도전성 재료들 또는 합성 구조들로 이루어질 수 있다. 하나 이상의 실시예들에서, 하부 전극(108) 및 상부
전극들(122-1/122-2)은 비대칭일 수 있다. 예를 들면, 하부 전극(108)은 상부 전극들(122-1 및 122-2) 중 하나
또는 둘 모두와 상이한 재료로 이루어질 수 있다.
도 1f는 도 1e에 도시된 구조 상에 형성된 스페이서 물질(124) 다음에 도 1e에 도시된 구조를 예시한다. 스페이[0019]
서 물질(124)은 이산화규소 또는 다른 적절한 유전 물질과 같은, 산화물 재료일 수 있다.
도 1g는 전극들(122-1 및 122-2) 사이에서의 스페이서 물질(124)의 적어도 일부, 비아(116) 내의 유전 물질[0020]
(120)의 적어도 일부, 및 하부 전극(108) 상에 형성된 저항 가변 물질(118)의 적어도 일부의 제거 다음에 도 1f
에 도시된 구조를 예시한다. 도 1h는 도 1g에 예시된 메모리 셀 구조의 상면도를 예시한다. 이 예에서, 상기 구
조는 패터닝(pattern)되고, 드라이 에칭 프로세스(dry etch process)가 개구(opening)(125)를 형성하기 위해
사용되고, 또한 두 개의 별개의 저항 가변 메모리 셀 구조들(예컨대, PCRAM, CBRAM, 또는 RRAM 구조들)을 생성
하며, 이는 공통 하부 전극(108)을 공유한다.
예를 들면, 제 1 메모리 셀 구조는 하부 전극(108) 및 상부 전극(122-1) 사이에 위치된 수직 배향된 저항 가변[0021]
물질(118-1)을 포함하고, 제 2 메모리 셀 구조는 하부 전극(108) 및 상부 전극(122-2) 사이에 위치된 수직 배향
된 저항 가변 물질(118-2)을 포함한다. 도 1g에 예시된 바와 같이, 스페이서 물질(124-1)은 유전 물질(120-1)
상에 그리고 상부 전극(122-1)의 에지(edge)들 상에 형성되고, 스페이서 물질(124-2)은 유전 물질(120-2) 상에
그리고 상부 전극(122-2)의 에지들 상에 형성된다.
저항 가변 물질들(118-1 및 118-2) 각각은 각각의 상부 전극(1122-1 및 122-2)과 접촉하는 아치형 상부 표면 및[0022]
하부 전극(108)과 접촉하는 비-아치형 하부 표면을 가진다. 물질(118-1 및 118-2)의 비-아치형 부분들은 에칭
프로세스 다음에 비아(116)에 남아있는 각각의 유전 물질(120-1 및 120-2) 아래에 위치된 부분들에 대응한다.
이와 같이, 물질(118-1 및 118-2)의 아치형 부분들은 유전 물질(114) 및 각각의 유전 물질(120-1 및 120-2) 사
이에 위치된 영역들을 나타낸다. 따라서, 다양한 실시예들에서, 제 1 및 제 2 수직 배향된 저항 가변 물질들
(118-1 및 118-2)의 아치형 부분들은 서로로부터 20nm보다 크지 않은 거리로 위치된다(예컨대, 비아(116)의 직
경이 20nm보다 크지 않은 실시예들에서).
본 명세서에 설명된 실시예들에 따라 메모리 셀 구조들을 형성하는 것은 단일 접촉 홀(예컨대, 비아(116))을 위[0023]
한 두 개의 메모리 셀들을 제공할 수 있으며, 이는 특정 접촉 홀을 위한 단일 메모리 셀을 제공할 수 있는 이전
접근법들과 비교하여 피치 배가를 제공함으로써 메모리 밀도를 증가시킬 수 있다. 또한, 저항 가변 셀 물질(예
컨대, 118-1 및 118-2)의 수직 배향은 예를 들면, 평면 브리지 셀 접근법과 같은, 이전 접근법들과 비교하여 증
가된 메모리 밀도를 제공할 수 있다.
부가적으로, 본 명세서에 설명된 실시예들은 이전 접근법들과 비교하여 저항 가변 물질의 감소된 단면 면적을[0024]
제공할 수 있으며, 이는 낮은 스위칭 전류를 제공할 수 있다. 또한, 본 발명의 하나 이상의 실시예들에 따라 저
항 가변 메모리 셀 구조들을 형성하는 것은 메모리 셀 구조들의 에칭 손상을 피할 수 있다.
다양한 실시예들에서, 도 1f 내지 도 1h와 연관된 프로세싱은 선택적일 수 있다. 예를 들면, 도 1e에 도시된 구[0025]
조는 독립적으로 동작될 수 있는 두 개의 저항 가변 메모리 셀들을 나타낼 수 있다. 이와 같이, 하나 이상의 실
시예들에서, 스페이서 물질(124) 형성 및 하부 전극(108)에 대한 에칭은 선택적이다.
이 기술분야의 숙련자는 도 1e 및 도 1g에 예시된 것들과 같은, 메모리 셀 구조들을 포함한 저항 가변 메모리[0026]
셀들의 어레이가 부가적인 메모리 구성요소들을 포함할 것임을 이해할 것이다. 예를 들면, PCRAM 및/또는 RRAM
어레이는 기판(102) 상에 형성된 액세스 장치들(예컨대, 액세스 트랜지스터들)을 포함할 수 있다. 예를 들면,
하부 전극(108)은 액세스 장치에 결합될 수 있고(예를 들면, 접촉 플러그(106)를 통해 소스 또는 드레인
영역에), 상부 전극들(122-1 및 122-2)은 하나 이상의 비트 라인(bit line)들에 결합될 수 있다(예컨대, 접촉
플러그들을 통해).
저항 가변 메모리 셀 구조들 및 방법들이 본 명세서에 설명된다. 저항 가변 메모리 셀 구조를 형성하는 다수의[0027]
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방법들은 제 1 전극 위에 형성된 비아를 가진 메모리 셀 구조를 형성하는 단계, 제 1 전극 및 비아의 벽 상에
저항 가변 메모리 셀 물질을 형성하는 단계, 저항 가변 메모리 셀 물질 상에 제 1 유전 물질을 형성하는 단계,
저항 가변 메모리 셀 물질의 일부가 노출되도록 제 1 유전 물질의 일부를 제거하는 단계, 저항 가변 메모리 셀
물질의 제 1 노출 부분 상에 제 2 전극 및 저항 가변 메모리 셀 물질의 제 2 노출 부분 상에 제 3 전극을 형성
하는 단계, 제 2 전극, 제 3 전극, 및 제 1 유전 물질의 적어도 일부 상에 스페이서 물질을 형성하는 단계, 및
제 2 및 제 3 전극들 사이에서의 스페이서 물질의 적어도 일부, 비아 내의 제 1 유전 물질의 적어도 일부, 및
제 1 전극 상에 형성된 저항 가변 메모리 셀 물질의 적어도 일부를 제거함으로써 제 1 및 제 2 저항 가변 메모
리 셀 구조를 형성하는 단계를 포함한다.
특정 실시예들이 본 명세서에 예시되고 설명되었지만, 이 기술분야의 숙련자들은 동일한 결과들을 달성하기 위[0028]
해 산출된 구성이 도시된 특정 실시예들에 대해 대체될 수 있다. 이 발명은 본 발명의 다양한 실시예들의 적응
예들 또는 변형예들을 커버하도록 의도된다. 상기 설명은 예시적인 방식으로 이루어지며 제한적인 것이 아님이
이해되어야 한다. 상기 설명을 검토할 때, 상기 실시예들의 조합, 및 본 명세서에 구체적으로 설명되지 않은 다
른 실시예들이 이 기술분야의 숙련자들에게 명백할 것이다. 본 발명의 다양한 실시예들의 범위는 상기 구조들
및 방법들이 사용되는 다른 적용예들을 포함한다. 그러므로, 본 발명의 다양한 실시예들의 범위는 이러한 청구
항들이 권리를 부여받은 등가물들의 전체 범위와 함께, 첨부된 청구항들을 참조하여 결정되어야 한다.
전술한 상세한 설명에서, 다양한 특징들은 본 발명을 능률화하는 목적을 위해 단일 실시예들로 함께[0029]
그룹화된다. 이러한 발명의 방법은 본 발명의 개시된 실시예들이 각각의 청구항에 명확하게 열거된 것보다 많은
특징들을 사용해야 하는 의도를 반영하는 것으로서 해석되지 않는다. 오히려, 다음의 청구항들이 반영하는 바와
같이, 본 발명의 주제는 단일의 개시된 실시예의 모든 특징들보다 적게 있다. 따라서, 다음의 청구항들은 본 명
세서에 의해 상세한 설명에 통합되며, 각각의 청구항은 별개의 실시예들로서 단독적일 수 있다.
도면
도면1a
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도면1b
도면1c
도면1d
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도면1e
도면1f
도면1g
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도면1h
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